[USB 控制器] fpga往68013里发送数据

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 楼主 | 2018-1-6 19:58 | 显示全部楼层 |阅读模式
我用的是56引脚的68013芯片,在做数据采集方面,用fpga的fifo发送数据到68013在传到pc机上,fpga往68013里发送数据时fpga应该对68013芯片进行哪些控制呀或者初始化呀?
| 2018-1-6 20:01 | 显示全部楼层

这个问题有人好像问过。68013工作在Slave FIFO模式,控制无非就那十几根与FPGA相连的引脚
| 2018-1-6 20:07 | 显示全部楼层
可以查一下编程手册,里面有详尽的说明,希望对你有帮助。
 楼主 | 2018-1-6 20:09 | 显示全部楼层
编程手册,可以在哪儿下载呀?
| 2018-1-6 20:12 | 显示全部楼层

IFCLK:FX2输出的时钟,可做为通讯的同步时钟;
FLAGA,FLAGB,FLAGC,FLAGD:FX2输出的FIFO状态信息,如满,空等;
SLCS:FIFO的片选信号,外部逻辑控制,当SLCS输出高时,不可进行数据传输;
SLOE:FIFO输出使能,外部逻辑控制,当SLOE无效时,数据线不输出有效数据;
SLRD:FIFO读信号,外部逻辑控制,同步读时,FIFO指针在SLRD有效时的每个IFCLK的上升沿递增,异步读时,FIFO读指针在SLRD的每个有效—无效的跳变沿时递增;
SLWR:FIFO写信号,外部逻辑控制,同步写时,在SLWR有效时的每个IFCLK的上升沿时数据被写入,FIFO指针递增,异步写时,在SLWR的每个有效—无效的跳变沿时数据被写入,FIFO写指针递增;
PKTEND:包结束信号,外部逻辑控制,在正常情况下,外部逻辑向FX2的FIFO中写数,当写入FIFO端点的字节数等于FX2固件设定的包大小时,数据将自动被打成一包进行传输,但有时外部逻辑可能需要传输一个字节数小于FX2固件设定的包大小的包,这时,它只需在写入一定数目的字节后,声明此信号,此时FX2硬件不管外部逻辑写入了多少字节,都自动将之打成一包进行传输;
FD[15:0]:数据线;
FIFOADR[1:0]:选择四个FIFO端点的地址线,外部逻辑控制。
 楼主 | 2018-1-6 20:14 | 显示全部楼层

应该就是这几个引脚,这个IFCLK用不用呀?应该怎么设置呀?
| 2018-1-6 20:17 | 显示全部楼层
看看数据参考手册第9章slave FIFO,硬件怎么接,怎么写firmware都有写。呵呵,不过要花点时间看看。
| 2018-1-6 20:19 | 显示全部楼层
CY7C68013A数据参考手册:http://www.cypress.com/?rID=38232
 楼主 | 2018-1-6 20:21 | 显示全部楼层
当时设计板子时把68013的slcs引脚连接到了fpga的input引脚上了,不知道这个有影响吗?
| 2018-1-6 20:23 | 显示全部楼层

楼主详细说说怎么回事啊,这么说太笼统了
 楼主 | 2018-1-6 20:26 | 显示全部楼层
我想用fpga控制这个68013往pc上传送数据。
| 2018-1-6 20:28 | 显示全部楼层
这个问题简单,你用示波器看一下SLCS引脚,看有无电平变化。
| 2018-1-6 20:29 | 显示全部楼层
对,如果没有的话,查一下原因,
| 2018-1-6 20:32 | 显示全部楼层
或者干脆飞一线
 楼主 | 2018-1-6 20:35 | 显示全部楼层
我就是想知道那个slcs在slave fifo状态中用不用对它进行控制呀?
| 2018-1-6 20:37 | 显示全部楼层
关于pktend引脚有个小问题,就是在slave模式下 控制pktend强制打包  但是在EZ-USB interface上查看发现总是无法收到我当前发送的这包数据
| 2018-1-6 20:38 | 显示全部楼层
关于pktend引脚有个小问题,就是在slave模式下 控制pktend强制打包  但是在EZ-USB interface上查看发现总是无法收到我当前发送的这包数据
| 2018-1-6 20:43 | 显示全部楼层
然后呢?你是怎么应对这个的呢
| 2018-1-6 20:47 | 显示全部楼层
而总是在下一包数据发送的时候 在EZ-USB interface上才能查看到上次发送的数据。请问您出现过这种情况么?
 楼主 | 2018-1-6 20:50 | 显示全部楼层

嗯,预料中的结果,先结贴吧,多谢大家啦
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