FPGA设计经典书籍-资料汇总下载

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 楼主 | 2013-1-29 12:51 | 显示全部楼层 |阅读模式
本帖最后由 hiramlee 于 2013-1-29 14:16 编辑

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icekoor + 3 强大
Death格雷尔 + 1 很给力!
bitshiyan + 3 赞一个!
503454911 + 3 赞一个!
luyaker + 1 这么……么……多……多

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 楼主 | 2013-1-29 12:52 | 显示全部楼层
本帖最后由 hiramlee 于 2013-1-29 14:46 编辑

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 楼主 | 2013-1-29 12:53 | 显示全部楼层
本帖最后由 hiramlee 于 2013-1-29 14:17 编辑

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 楼主 | 2013-1-29 12:55 | 显示全部楼层
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| 2013-1-29 13:39 | 显示全部楼层
额,好多啊。。。有没有网盘或者打包的连接啊
 楼主 | 2013-1-29 14:09 | 显示全部楼层
刚刚上传的,抱歉没有用过网盘
| 2013-1-29 14:14 | 显示全部楼层
| 2013-1-29 14:23 | 显示全部楼层
 楼主 | 2013-1-29 14:30 | 显示全部楼层

































































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 楼主 | 2013-1-29 14:33 | 显示全部楼层
























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| 2013-1-29 14:37 | 显示全部楼层

FPGA设计指南:器件、工具和流程.part1.rar少了。。。另外,感谢阿
 楼主 | 2013-1-29 14:43 | 显示全部楼层

arm7官方源码

本帖最后由 hiramlee 于 2013-1-30 15:35 编辑

ar

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 楼主 | 2013-1-29 14:47 | 显示全部楼层

OR1200 开发相关资料

本帖最后由 hiramlee 于 2013-1-30 15:57 编辑
710303980 发表于 2013-1-29 14:37
FPGA设计指南:器件、工具和流程.part1.rar少了。。。另外,感谢阿

已经重新上传 谢谢
The OpenRISC 1200 is an implementation of OpenRISC 1000 processor family.
The OR1200 is a 32-bit scalar RISC with Harvard microarchitecture, 5 stage integer pipeline, virtual memory support (MMU) and basic DSP capabilities.
Default caches are 1-way direct-mapped 8KB data cache and 1-way direct-mapped 8KB instruction cache, each with 16-byte line size. Both caches are physically tagged. By default MMUs are implemented and they are constructed of 64-entry hash based 1-way direct-mapped data TLB and 64-entry hash based 1-way direct-mapped instruction TLB. Supplemental facilities include debug unit for real-time debugging, high resolution tick timer, programmable interrupt controller and power management support.
General Microarchitecture
  • Central CPU/DSP block
  • IEEE 754 compliant single precision FPU
  • Direct mapped data cache
  • Direct mapped instruction cache
  • Data MMU based on hash-based DTLB
  • Instruction MMU based on hash-based ITLB
  • Power management unit and power management interface
  • Tick timer
  • Debug unit and development interface
  • Interrupt controller and interrupt interface
  • Instruction and Data WISHBONE B3 compliant interfaces
[edit]Status




























































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| 2013-1-29 14:54 | 显示全部楼层
看了楼主的图片也不敢不回贴啊
| 2013-1-29 14:57 | 显示全部楼层
。。。。。。。太分散了
| 2013-1-29 15:23 | 显示全部楼层
有打包就好了,这样下着太累了。。。
| 2013-1-29 15:34 | 显示全部楼层
谢谢分享,lz
| 2013-1-29 15:54 | 显示全部楼层
真多啊
| 2013-1-29 16:17 | 显示全部楼层
很强大
| 2013-1-29 16:32 | 显示全部楼层
这样的帖子真得顶

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菜鸟003 + 1 很给力!
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