今日: 9|主题: 14075|帖子: 103996 收藏 (178)
[FPGA] DDR3的IP核仿真遇到的问题
2014-7-17 10:11 0 816
CPLD报错 attach_img
2014-7-22 10:08 8 815
JTAG固化FPGA程序
2014-7-22 09:39 5 1034
fpga触发器建立时间的问题,求高手指教 attach_img
2014-7-17 15:57 2 965
能不能用FPGA把40M的正弦波移相90度
2014-8-18 20:20 14 2733
[Quartus] 官网的器件怎么不支持Cyclone II系列的了
2019-5-14 14:10 8 12149
一个关于QUARTUS II 12.0 的SignalTap ii logic analyzer的问题,求助 attach_img
2016-1-15 22:11 16 2822
CASE语句内部能嵌入CASE语句么---VERILOG可综合编程
2014-7-12 21:22 2 3515
verilog初始化问题
2014-7-11 12:00 6 844
求指点,SEMIP核
2014-7-10 09:25 0 668
[FPGA] FPGA程序下不进去
2014-7-11 11:39 4 981
[FPGA] AD采样有问题
2014-7-10 18:54 2 726
[FPGA] 关于dsp和fpga之间spi通信的问题
2014-7-10 16:42 9 1968
如何验证 frame ecc 功能?求大神指点
2014-7-8 17:53 2 779
[FPGA] xc6slx25t内部PLL降频回路问题
2014-7-7 16:36 2 1028
Verilog 中的 signed 和 unsigned
2014-7-8 23:12 1 2838
[FPGA] PC FPGA以太网通信
2014-7-10 17:29 8 1343
[FPGA] fpga 如何将普通IO口当串口用
2014-7-5 14:41 4 1414
[FPGA] 关于FPGA供电电压
2014-7-5 10:20 5 1917
[verilog] 关于verilog状态机 attach_img
2014-7-9 19:08 5 1317
CPLD/FPGA上电初始时IO口的状态是怎么样的
2014-6-29 09:47 8 4430
[FPGA] 一个很基础的关于reg存储器的问题
2014-6-29 10:57 3 893
[verilog] 关于编码规范里不允许用锁存器
2014-6-30 18:28 3 1524
[CPLD] EPM1270F100输入时钟的最大值为5V,可行吗
2014-7-3 22:57 3 868
[CPLD] lattice CPLD芯片开发过程中的时钟问题 attach_img
2014-6-27 15:07 2 1116
[verilog] 各位大哥 能帮小弟看下这段程序啥意思吗?
2014-7-2 09:33 2 1032
[FPGA] 新手求教,quartusii 13.0中 NO device installed。十分着急
2018-11-24 17:20 7 19382
[FPGA] FPGA 从上电到工作 一般 需要多长时间?
2014-7-7 21:31 6 1409
[FPGA] 有没有视频输出的设备通过BNC口给电路板?
2014-6-25 16:57 0 651
[FPGA] 调用了cyc4内部乘法器,怎么内部乘法器使用率还是0%啊? attach_img
2014-6-26 10:09 1 807
XILINX是有带ARM内核的FPGA吗
2014-7-8 15:43 4 1094
[verilog] Verilog的按键消抖与松手检测如何做到,求给个思路
2014-6-30 09:03 8 3051
ADC芯片采样率与量化后的数据位宽是否成反比
2014-6-27 13:19 7 1475
[FPGA] 关于FPGA板子调试的经验
2014-6-26 15:26 1 877
[FPGA] 如何给IP核RAM加一个使能引脚?
2014-6-27 15:19 1 953
[FPGA] 关于ALTERA FPGA自动生成的FIFO的USEDW attach_img
2016-8-27 11:10 1 5253
参考电压源总是出问题
2014-7-21 14:18 1 591
[FPGA] 关于FPGA旁路电容的问题
2014-7-19 10:47 12 1108
[FPGA] Xilinx 高有效复位 or 低有效复位?
2014-6-28 20:10 5 1208
[FPGA] 关于FPGA选型
2014-6-18 17:46 6 992
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