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[verilog] testbench的设置问题 新人帖 2107 20 wyp1998911 2017-11-4 finastic 2017-11-12 17:26
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[verilog] Verilog不能合成MOS开关门原语 attach_img 0134 0 平漂流 2017-6-3 平漂流 2017-6-3 15:59
[verilog] FPGA与ADC通过SPI通信的代码问题 attach_img 1352 20 zpccx 2017-4-10 lausdeo 2017-5-31 15:58
[verilog] 倒计时系统设计(中)之BCD编码模块 attach_img 1160 1 zhangyuhua 2017-3-18 teleagle 2017-3-25 23:35
[verilog] 倒计时系统设计(上)之计时模块 attach_img 1277 1 zhangyuhua 2017-3-18 fonst 2017-3-21 21:26
[verilog] 倒计时系统设计(下)之数码管显示和顶层 attach_img 0188 1 zhangyuhua 2017-3-19 zhangyuhua 2017-3-19 15:21
[verilog] 求大神看一下问什么仿真图 led 没有图形 新人帖 1155 20 初学者23333 2017-3-11 licaijunzhuce 2017-3-17 09:43
[verilog] 一个按键具有两个功能(如:Start/Stop信号) attach_img 0143 20 zhangyuhua 2017-3-12 zhangyuhua 2017-3-12 20:07
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[verilog] Verilog代码风格 10716 20 Furance 2016-5-30 会飞的小猪大猪 2016-12-24 21:37
[verilog] FSM問題請教 新人帖 0162 20 syuan08 2016-12-1 syuan08 2016-12-1 17:49
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