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FPGA/CPLD 今日: 4|主题: 12135|帖子: 100928 收藏本版 (126)

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[verilog] 有偿求帮忙调试一个后仿 新人帖 6 271 tiqiunanhai 2018-5-30 falder21 2018-6-8 17:49
[verilog] 求助高手帮看看CPLD做SPI从的程序 新人帖 0 157 hnsyrhw 2018-5-29 hnsyrhw 2018-5-29 17:11
[verilog] verilog是不是没有浮点型数据 3 172 Cjy_JDxy 2018-5-25 Cjy_JDxy 2018-5-26 16:00
[verilog] 总线式读写问题,求帮助??? attach_img 10 875 meng219902 2014-3-20 qq919867589 2018-5-24 11:20
[verilog] 求助一个Verilog例化的问题 attach_img 3 182 dobypig 2018-4-28 blue214 2018-5-16 17:08
[verilog] 各位大神有使用verilog实现RS485总线通信或者hub集线器的么,相关的资料也可~ 新人帖 2 200 诺坎普奇迹 2018-3-19 玄德 2018-3-20 16:06
[verilog] 直播写一个RISC-V IMC的CPU attach_img 8 2731 rgwan 2017-2-11 tjc21 2018-2-28 16:47
[verilog] 求各位帮忙看下哪里有问题 新人帖 2 224 啦啦啦学习 2018-1-2 lknudt 2018-2-28 11:51
[verilog] 如何实现上下管pwm互锁??? attach_img 9 393 hmf1235789 2018-2-2 hmf1235789 2018-2-24 11:02
[verilog] 各位大神请帮忙 新人帖 1 177 BigCLoveTu 2017-12-30 ab8780000 2018-1-2 09:09
[verilog] 语法错误A begin/end block was found with an empty body. 2 1669 eko 2014-11-3 littbi 2017-12-17 11:28
[verilog] Verilog串口通信问题 6 733 892953881 2014-12-20 littbi 2017-12-17 11:24
[verilog] 请教Verilog中case书写用法 2 718 s_h_q 2015-1-6 littbi 2017-12-17 11:19
[verilog] 同段代码 在 test bench和在工程模块中结果不一样 attach_img 2 386 pingis58 2015-3-17 littbi 2017-12-17 11:17
[verilog] 哪位大神帮忙看一下Verilog程序,是哪里的问题 新人帖 attach_img 6 513 Ericsson11 2015-4-19 littbi 2017-12-17 11:11
[verilog] 初学Verilog,出现的错误解决不了,求帮忙 新人帖 5 2659 夏天的微笑 2015-8-8 littbi 2017-12-17 11:09
[verilog] 刚学Verilog,编了下面的程序,仿真时运行出不来结果 attach_img 1 376 JasonnLee 2015-7-28 littbi 2017-12-17 11:07
[verilog] verilog 写的串口 在一个状态机里面,有一个寄存器无法执... attach_img 14 652 ok407371195 2017-1-3 littbi 2017-12-10 22:35
[verilog] testbench的设置问题 新人帖 4 280 wyp1998911 2017-11-4 littbi 2017-12-10 21:53
[verilog] 请问一下关于verilog赋值出现问题 新人帖 0 145 高银酸 2017-11-12 高银酸 2017-11-12 16:27
[verilog] 基于DS18B20的温度值的十进制转换 新人帖 1 295 BigTree2017 2017-8-1 vc_Verilog 2017-11-6 14:58
[verilog] 新手求解释UART通信 7 381 白胡子 2017-9-29 BigTree2017 2017-10-9 13:42
[verilog] D触发器 0 189 哎~呀 2017-9-24 哎~呀 2017-9-24 10:33
[verilog] Verilog过程赋值语句提问 attach_img 1 319 shaorc 2017-9-20 feelhyq 2017-9-20 15:42
[verilog] 跑马灯 新人帖 1 286 hllh 2016-12-20 哎~呀 2017-9-16 10:40
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[verilog] Verilog不能合成MOS开关门原语 attach_img 0 270 平漂流 2017-6-3 平漂流 2017-6-3 15:59
[verilog] FPGA与ADC通过SPI通信的代码问题 attach_img 1 521 zpccx 2017-4-10 lausdeo 2017-5-31 15:58
[verilog] 倒计时系统设计(中)之BCD编码模块 attach_img 1 229 zhangyuhua 2017-3-18 teleagle 2017-3-25 23:35
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[verilog] 倒计时系统设计(下)之数码管显示和顶层 attach_img 0 227 zhangyuhua 2017-3-19 zhangyuhua 2017-3-19 15:21
[verilog] 求大神看一下问什么仿真图 led 没有图形 新人帖 1 192 初学者23333 2017-3-11 licaijunzhuce 2017-3-17 09:43
[verilog] 一个按键具有两个功能(如:Start/Stop信号) attach_img 0 207 zhangyuhua 2017-3-12 zhangyuhua 2017-3-12 20:07
[verilog] 我与赛灵思的2012——所见所闻所想 attachment  ...23456 104 6338 梅花望青竹 2012-12-12 onlyhbjdt 2016-12-29 11:18
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