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FPGA/CPLD 今日: 1|主题: 11933|帖子: 99612 收藏本版 (115) |订阅

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[verilog] 求各位帮忙看下哪里有问题 新人帖 1 81 啦啦啦学习 2018-1-2 zhangmangui 2018-1-2 23:54
[verilog] 各位大神请帮忙 新人帖 1 97 BigCLoveTu 2017-12-30 ab8780000 2018-1-2 09:09
[verilog] 语法错误A begin/end block was found with an empty body. 2 1539 eko 2014-11-3 littbi 2017-12-17 11:28
[verilog] Verilog串口通信问题 6 627 892953881 2014-12-20 littbi 2017-12-17 11:24
[verilog] 请教Verilog中case书写用法 2 594 s_h_q 2015-1-6 littbi 2017-12-17 11:19
[verilog] 同段代码 在 test bench和在工程模块中结果不一样 attach_img 2 347 pingis58 2015-3-17 littbi 2017-12-17 11:17
[verilog] 哪位大神帮忙看一下Verilog程序,是哪里的问题 新人帖 attach_img 6 461 Ericsson11 2015-4-19 littbi 2017-12-17 11:11
[verilog] 初学Verilog,出现的错误解决不了,求帮忙 新人帖 5 1824 夏天的微笑 2015-8-8 littbi 2017-12-17 11:09
[verilog] 刚学Verilog,编了下面的程序,仿真时运行出不来结果 attach_img 1 313 JasonnLee 2015-7-28 littbi 2017-12-17 11:07
[verilog] verilog 写的串口 在一个状态机里面,有一个寄存器无法执... attach_img 14 537 ok407371195 2017-1-3 littbi 2017-12-10 22:35
[verilog] testbench的设置问题 新人帖 4 209 wyp1998911 2017-11-4 littbi 2017-12-10 21:53
[verilog] 请问一下关于verilog赋值出现问题 新人帖 0 75 高银酸 2017-11-12 高银酸 2017-11-12 16:27
[verilog] 基于DS18B20的温度值的十进制转换 新人帖 1 214 BigTree2017 2017-8-1 vc_Verilog 2017-11-6 14:58
[verilog] 新手求解释UART通信 7 288 白胡子 2017-9-29 BigTree2017 2017-10-9 13:42
[verilog] D触发器 0 130 哎~呀 2017-9-24 哎~呀 2017-9-24 10:33
[verilog] 直播写一个RISC-V IMC的CPU attach_img 7 1256 rgwan 2017-2-11 gaoyang9992006 2017-9-22 16:24
[verilog] Verilog过程赋值语句提问 attach_img 1 192 shaorc 2017-9-20 feelhyq 2017-9-20 15:42
[verilog] 跑马灯 新人帖 1 239 hllh 2016-12-20 哎~呀 2017-9-16 10:40
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[verilog] Verilog不能合成MOS开关门原语 attach_img 0 180 平漂流 2017-6-3 平漂流 2017-6-3 15:59
[verilog] FPGA与ADC通过SPI通信的代码问题 attach_img 1 427 zpccx 2017-4-10 lausdeo 2017-5-31 15:58
[verilog] 倒计时系统设计(中)之BCD编码模块 attach_img 1 169 zhangyuhua 2017-3-18 teleagle 2017-3-25 23:35
[verilog] 倒计时系统设计(上)之计时模块 attach_img 1 346 zhangyuhua 2017-3-18 fonst 2017-3-21 21:26
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