FPGA论坛

FPGA论坛、CPLD论坛是中国电子网技术论坛热门版块之一，丰富的技术资源下载，软件下载，源码下载，FPGA及CPLD等可编程逻辑技术设计经验交流,分享，视频课程，在线学习。

海量FPGA源码、软件下载：dl.21ic.com
在线视频培训：open.21ic.com
承接外包项目：project.21ic.com

本版专家: feihufuture, jameswangchip, yulunna

收藏本版 (180)|订阅

今日: 0|主题: 14288|帖子: 104623

12 3 4 5 6 7 / 7 页下一页

返回发新帖

本版赏金已达 91.21元(功能说明)论坛赏金排名第 72 名

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖



[verilog] 两套夏宇闻 verilog HLD 视频课程 ...2 3 verilog verilo HID hetao877 2025-9-16 08:42 44 47887
[verilog] NVMe高速传输之摆脱XDMA设计20: PCIe的TLP读处理 xianuser 2025-9-11 08:02 0 1070
[verilog] NVMe高速传输之摆脱XDMA设计18: PCIe请求模块设计（下） xianuser 2025-9-8 10:40 0 1381
[verilog] NVMe高速传输之摆脱XDMA设计16: 队列管理模块设计（下） xianuser 2025-9-3 14:14 0 1739
[verilog] NVMe高速传输之摆脱XDMA设计14: NVMe 控制模块设计 xianuser 2025-8-29 11:28 0 2234
[verilog] NVMe高速传输之摆脱XDMA设计12: PCIe初始化 xianuser 2025-8-25 15:19 0 2606
[verilog] RDMA over RoCE V2设计2：系统框架设计考虑 xianuser 2025-8-15 11:36 0 3485
[verilog] 黑金 Verilog HDL那些事儿——建模篇、时序篇、整合篇资料包 ...2 3 HDL verilog 建模 hetao877 2025-7-28 10:23 51 60865
[verilog] NVMe高速传输之摆脱XDMA设计6:系统控制模块设计控制模块 NVME XDMA xianuser 2025-6-29 18:01 0 5176
[verilog] 自动售货机 Verilog 语言状态机 FPGA 源代码论文完整程序及... FPGA verilog 源代码 zszcn 2024-9-26 11:23 1 12043
[verilog] 抄篇作文-顶层模块&子模块 npu 函数代码 mbutterfly 2024-9-14 08:26 0 12252
[verilog] verilog实现 floor, round 四舍五入和 saturation 操作 verilog round yg99992 2024-5-19 14:39 3 15539
[verilog] verilog仿真文件数组初始化出错 verilo verilog 仿真比神乐 2023-10-28 09:49 2 4446
[verilog] 统计数据中1的个数的问题比神乐 2023-10-28 09:49 6 5862
[verilog] 初学者verilog代码编写上的请教 FPGA verilog 哈哈哈270752 2023-10-25 14:31 0 3732
[verilog] 请教高手 wire类型变量条件下如何赋值 zzbbjj 2022-11-18 12:29 0 1829
[verilog] 3—8译码器仿真错误 verilog FPGA shgij123 2022-7-20 00:36 0 1347
[verilog] 求助：Verilog设计一个2位4输入最大数值检测电路设计检测电路 verilog 小张001 2022-6-20 07:45 1 2621
[verilog] 一个位宽为32的reg寄存器怎么能在一个时钟确定其中1比特所在的位置，并全部输出时钟输出 afusimida 2022-6-5 09:39 1 2477
[verilog] 有没有大佬帮忙看看我这个有没有问题呀，发送0A01 chipscope 总是抓到c0 ChipScope Output TPU dddxsdd 2021-11-30 20:04 0 1734
[verilog] ISE 13.4 遇到 Process "Place & Route" failed fpga引脚约束 Xilinx FPGA 技术交流 WeToget 2021-11-2 17:36 1 4982
[verilog] 一种浅显的脉宽控制的方案脉宽控制 se npu 邹逸谦 2021-9-30 10:52 0 6396
[verilog] verilog高手看看我的reg变量判断为啥第二种写法编译报错呢？ verilog 编译 ge (⊙o⊙)你 2021-5-10 15:20 18 1888
[verilog] 基于Xilinx FPGA的数字频域干扰抵消器 FPGA XILINX 信号梅花望青竹 2021-4-19 15:39 10 3137
[verilog] FPGA入门小白 FPGA 代码 ADC hiefun 2021-4-4 17:20 4 877
[verilog] 编写了两个文件，配置了输出口编写 PWM fengyu2513 2021-3-8 19:36 3 725
[verilog] verilog中可综合与不可综合语句（转载，侵删） verilog verilo 仿真一个拥抱 2021-1-12 10:52 0 919
[verilog] 酷能处理器架构处理器 AC 指令吾要单片机 2020-12-31 11:28 0 920
[verilog] 一起学Verilog verilog verilo 河洛小飞侠 2020-10-20 11:08 1 949
[verilog] 提供免费vivado_hls优化服务 Vivado 代码 SIM ar_dong 2020-10-18 21:54 0 630
[verilog] 新人求教张啊哈 2020-8-26 08:48 1 604
[verilog] 一道时序电路的问题时序电路 npu Input tbhh 2020-8-25 16:33 3 1146
[verilog] verilog assign关键字，可以这样用吗？ verilog verilo 小萝卜特 2020-8-9 16:51 4 783
[verilog] 新手求问，用ISim仿真时，为何输入老变为zzzzzzzz SIM 仿真小萝卜特 2020-8-5 09:00 5 1732
[verilog] 请教一个三分频代码问题，谢谢三分频代码 ST martinawd 2020-6-10 08:58 3 1034
[verilog] 特权同学 Verilog边码边学 Lesson01 Vivado下载与安装 LESSON Vivado verilog ove学习使我快乐 2020-4-22 09:11 0 649
[verilog] 求助！第一次写测试文件，请教大神哪里出问题了? TE AC AD 胖娃娃 2020-4-9 17:16 6 872
[verilog] 简易数字频率计的Verilog源码数字频率计 verilog源码 Pay zyf901126 2020-3-31 15:31 1 900
[verilog] 求助大神 verilog verilo Old0wang 2020-3-24 10:26 0 498
[verilog] 3路AD7689采集程序求教 AD TE 笑拥江山梦 2020-3-18 16:50 6 2736

12 3 4 5 6 7 / 7 页下一页

今日: 0|主题: 14288|帖子: 104623

快速发帖

浏览过的版块