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FPGA/CPLD 今日: 9|主题: 12359|帖子: 102666 收藏本版 (134)

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[verilog] 求大神解释一下SPI代码,有几点不太清楚,感谢! 新人帖 8 370 jane4243 2018-12-13 uglyuglyl 2019-1-4 15:53
[verilog] 新手求助,8位二进制累加器 attach_img 0 195 Silence` 2018-12-11 Silence` 2018-12-11 18:43
[verilog] DDR3功能仿真初始化失败 4 1831 simonjason 2014-8-1 kecho 2018-11-28 15:09
[verilog] 对分频器ip核的不理解 attach_img 4 362 呱呱年 2018-10-21 forrest11 2018-10-29 12:50
[verilog] signaltap II综合assign语句的问题 3 404 平漂流 2018-8-10 平漂流 2018-8-13 23:22
[verilog] 各位大神有使用verilog实现RS485总线通信或者hub集线器的么,相关的资料也可~ 新人帖 4 826 诺坎普奇迹 2018-3-19 玄德 2018-8-9 11:48
[verilog] 初学者请大家帮忙看看这段代码到底错在哪儿了?找了一..... 新人帖 attach_img 0 388 denglihai 2018-8-8 denglihai 2018-8-8 16:20
[verilog] 有偿求帮忙调试一个后仿 新人帖 7 657 tiqiunanhai 2018-5-30 tiqiunanhai 2018-8-5 21:14
[verilog] 请教一下Verilog数据处理问题 1 375 ruiyang89 2018-7-21 chym129 2018-7-28 19:06
[verilog] ADC数字校准中,在testbench可以用小数分数的形式用于计算? 新人帖 0 330 muxiaona 2018-7-28 muxiaona 2018-7-28 08:05
[verilog] 一个初学者简单的语句 新人帖 2 490 ssssoner 2018-7-26 爱上0在路上 2018-7-27 08:44
[verilog] 直播写一个RISC-V IMC的CPU attach_img 9 4696 rgwan 2017-2-11 lizhen5754 2018-7-23 14:56
[verilog] 求助高手帮看看CPLD做SPI从的程序 新人帖 0 846 hnsyrhw 2018-5-29 hnsyrhw 2018-5-29 17:11
[verilog] verilog是不是没有浮点型数据 3 623 Cjy_JDxy 2018-5-25 Cjy_JDxy 2018-5-26 16:00
[verilog] 总线式读写问题,求帮助??? attach_img 10 1101 meng219902 2014-3-20 qq919867589 2018-5-24 11:20
[verilog] 求助一个Verilog例化的问题 attach_img 3 645 dobypig 2018-4-28 blue214 2018-5-16 17:08
[verilog] 求各位帮忙看下哪里有问题 新人帖 2 524 啦啦啦学习 2018-1-2 lknudt 2018-2-28 11:51
[verilog] 如何实现上下管pwm互锁??? attach_img 9 916 hmf1235789 2018-2-2 hmf1235789 2018-2-24 11:02
[verilog] 各位大神请帮忙 新人帖 1 334 BigCLoveTu 2017-12-30 ab8780000 2018-1-2 09:09
[verilog] 语法错误A begin/end block was found with an empty body. 2 2204 eko 2014-11-3 littbi 2017-12-17 11:28
[verilog] Verilog串口通信问题 6 998 892953881 2014-12-20 littbi 2017-12-17 11:24
[verilog] 请教Verilog中case书写用法 2 970 s_h_q 2015-1-6 littbi 2017-12-17 11:19
[verilog] 同段代码 在 test bench和在工程模块中结果不一样 attach_img 2 509 pingis58 2015-3-17 littbi 2017-12-17 11:17
[verilog] 哪位大神帮忙看一下Verilog程序,是哪里的问题 新人帖 attach_img 6 655 Ericsson11 2015-4-19 littbi 2017-12-17 11:11
[verilog] 初学Verilog,出现的错误解决不了,求帮忙 新人帖 5 4349 夏天的微笑 2015-8-8 littbi 2017-12-17 11:09
[verilog] 刚学Verilog,编了下面的程序,仿真时运行出不来结果 attach_img 1 602 JasonnLee 2015-7-28 littbi 2017-12-17 11:07
[verilog] verilog 写的串口 在一个状态机里面,有一个寄存器无法执... attach_img 14 938 ok407371195 2017-1-3 littbi 2017-12-10 22:35
[verilog] testbench的设置问题 新人帖 4 442 wyp1998911 2017-11-4 littbi 2017-12-10 21:53
[verilog] 请问一下关于verilog赋值出现问题 新人帖 0 302 高银酸 2017-11-12 高银酸 2017-11-12 16:27
[verilog] 基于DS18B20的温度值的十进制转换 新人帖 1 591 BigTree2017 2017-8-1 vc_Verilog 2017-11-6 14:58
[verilog] 新手求解释UART通信 7 626 白胡子 2017-9-29 BigTree2017 2017-10-9 13:42
[verilog] D触发器 0 394 哎~呀 2017-9-24 哎~呀 2017-9-24 10:33
[verilog] Verilog过程赋值语句提问 attach_img 1 573 shaorc 2017-9-20 feelhyq 2017-9-20 15:42
[verilog] 跑马灯 新人帖 1 423 hllh 2016-12-20 哎~呀 2017-9-16 10:40
[verilog] 初学者,一位全加器实现 attach_img 0 492 淡然处世 2017-7-20 淡然处世 2017-7-20 09:26
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[verilog] Verilog不能合成MOS开关门原语 attach_img 0 460 平漂流 2017-6-3 平漂流 2017-6-3 15:59
[verilog] FPGA与ADC通过SPI通信的代码问题 attach_img 1 767 zpccx 2017-4-10 lausdeo 2017-5-31 15:58
[verilog] 倒计时系统设计(中)之BCD编码模块 attach_img 1 409 zhangyuhua 2017-3-18 teleagle 2017-3-25 23:35
[verilog] 倒计时系统设计(上)之计时模块 attach_img 1 760 zhangyuhua 2017-3-18 fonst 2017-3-21 21:26
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