今日: 8|主题: 14074|帖子: 103995 收藏 (178)
[CPLD] 好郁闷啊 新手对FPGA无从入手 attachment  ...2
2011-9-11 12:33 26 3777
开发板比较
2011-9-10 22:59 0 1148
问一下有关FPGA培训班
2011-9-10 21:35 10 1469
DDR初值
2011-9-10 21:19 4 1252
赛灵思传奇故事知多少?  ...23
2011-9-10 15:11 42 4452
关于Artix™-7 FPGA 介绍
2011-9-10 12:35 1 950
Artix-7 FPGA 如何为您的新一代设计带来优势
2011-9-10 11:19 0 1201
求一个视频教程(高分哦)
2011-9-9 11:36 1 1016
【Altera ByteBlasterMV 89S-CPLD二合一下载线】
2011-9-9 10:25 7 1705
限时促销 - Spartan-6 FPGA SP601 评估套件
2011-9-9 07:28 12 2246
Spartan-6 FPGA SP601如何购买?
2011-9-9 07:19 11 2083
影响FPGA设计中时钟因素的探讨 attachment
2011-9-7 20:38 4 1125
[Quartus] 多路UART接收数据 attachment
2011-9-7 20:33 9 2231
设计时钟与稳定性分析 attachment
2011-9-7 19:19 12 1646
XC6VLX75T-FFG484的VCCINT的电流大概有多少?
2011-9-7 15:36 5 1831
请教哪有便宜的usb_blaster卖?谢谢!!
2011-9-7 11:03 3 1071
版主招聘  ...2
2011-9-7 09:09 28 8906
xilinx fpga在外部引脚上输入时钟和输出时钟如何同相?
2011-9-7 08:43 9 3891
NEC 的C编译器出来了,XILINX的什么时候可以用啊
2011-9-7 07:16 14 2031
赛灵思中国通讯39期--先睹为快!! attachment
2011-9-7 01:12 8 1728
[CPLD] ise软件的DCM输入时钟频率有要求吗 attach_img
2011-9-7 00:01 4 1818
FPGA计数器的问题
2011-9-6 15:10 11 3848
[CPLD] ise时钟问题
2011-9-6 10:58 12 3165
[matlab] xilinx中是不是没有用于位同步的数字锁相环IP核
2011-9-5 22:16 11 2720
其实Microblaze非常适合多发射多线程
2011-9-5 07:17 5 1979
FOGA模拟iic从机 attachment
2011-9-5 07:11 12 2557
[matlab] verilog 献给初学者 attachment agree
2011-9-4 22:04 8 1338
用FPGA平台实现工业电机最大效率
2011-9-3 23:04 2 1283
[CPLD] 一个时钟怎么直接赋给另一个时钟
2011-9-3 07:55 6 1689
[Quartus] 赛灵思spartan6系列FPGA片内资源设计指导 attachment
2011-9-2 15:18 2 1338
看到一片**,觉得不错,转过来
2011-9-2 13:45 8 1350
望CPLD大虾指教,你看着办
2011-9-2 09:38 1 1083
[matlab] map -timing这个选项对应着ISE13.2种哪个东东?
2011-9-1 13:45 2 1392
问一个问题
2011-9-1 13:06 3 995
校企合作挖掘电子人才
2011-9-1 09:06 4 1022
FPGA日益“通用”化离不开目标设计平台
2011-9-1 08:59 3 1264
赛灵思再获电子大奖
2011-9-1 08:57 3 1074
赛灵思的安富利购买专区上线啦
2011-9-1 08:55 7 1486
[matlab] 那位能给发个xilinx自带的IP核的用户手册
2011-9-1 08:37 14 2161
max+plus 2 I/O口的缺省电平标准是什么
2011-8-31 16:45 1 1294
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