数字设计&verilog 每周一练(一 二)

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楼主: Fourier00
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欧阳青云| | 2010-7-13 12:58 | 显示全部楼层
请问下,#U_DLY可以综合吗?

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欧阳青云| | 2010-7-13 16:27 | 显示全部楼层
请问大家下,为什么always@(posedge clk or negedge clk)这个不能用呢?

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欧阳青云| | 2010-7-13 19:38 | 显示全部楼层
pwm 0%~100% 程序:
module pwm(clk,i,o);
input clk;
input[6:0] i;
output o;
reg o;
reg[6:0] count;
parameter cnt=100;
always@(posedge clk)
begin
        count<=(count==99)?0:count+1;
        if(count<i)
                o<=0;
        else
                o<=1;
end
endmodule

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luckyaya| | 2010-8-9 22:07 | 显示全部楼层
37# flashxujun
assign 赋值的时候为什么用&& ,难道不应用&?

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luckyaya| | 2010-8-9 22:09 | 显示全部楼层
64# 欧阳青云
好,学习了,PWM指占用比可调是么?

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xneasy| | 2010-8-18 22:20 | 显示全部楼层
不错的帖子,  楼主不见了 ?

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guolingho| | 2010-8-22 20:59 | 显示全部楼层
这样的活动有意思

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wdliming| | 2010-9-18 10:53 | 显示全部楼层
支持lz

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ren8zhang8| | 2010-10-6 17:00 | 显示全部楼层
学习了,楼主

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grf870618| | 2010-10-12 16:01 | 显示全部楼层
正在做这几个题目...

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357482894| | 2010-11-3 17:13 | 显示全部楼层
支持一下!

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zzf119| | 2010-11-6 23:43 | 显示全部楼层
厉害,我学了好久就忘了,只是还是用起来才有用

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mickey1999| | 2010-12-24 18:33 | 显示全部楼层
刚开始学习它,有点迷惑。

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ailsacqx| | 2010-12-28 15:47 | 显示全部楼层
最近正在自学verilog
谢谢喽

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wangjun403| | 2010-12-29 22:15 | 显示全部楼层

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guyibeijing| | 2011-1-9 14:49 | 显示全部楼层
很好,喜欢有这样的训练,谢谢楼主,可是,第二大题还没有解决。期待

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guyibeijing| | 2011-1-9 14:52 | 显示全部楼层
机会难得,受教育了,找到答案了

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abin0415| | 2011-3-4 11:53 | 显示全部楼层
顶。强烈支持。只是偶什么也不会呀?请高手赐教!

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zhangming_whu| | 2011-3-10 10:52 | 显示全部楼层
学习一下

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ttlasong| | 2011-3-17 11:34 | 显示全部楼层
你这个不错,支持一下。

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