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[VHDL]

testbench的编写

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楼主
宝挖小子|  楼主 | 2016-10-28 16:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
testbench, 编写, HDL, VHDL, hd
VHDL的testbench编写各位大侠，我想在图中104900处，给inout双向端口syse1_data赋输入值X"25"，在testbench文件中怎么写啊？
tb是用VHDL写的

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沙发
宝挖小子|  楼主 | 2016-10-28 16:43 | 只看该作者
为嘛我的高清大图被压缩了~

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板凳
宝挖小子|  楼主 | 2016-10-28 16:47 | 只看该作者
如下图

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地板
宝挖小子|  楼主 | 2016-10-31 08:51 | 只看该作者
居然没人？

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5楼
McuPlayer| | 2016-10-31 10:04 | 只看该作者
你的激励信号是靠延时的方式送给的，一般不这么做，因为设计小小的改动，可能导致这个时间点的移动

你可以用触发的方式，比如某个信号的上升沿，或者某几个信号的组合成某个状态

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