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modelsim时序仿真

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ye120080130|  楼主 | 2010-4-6 10:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
modelsim, 仿真, 时序, verilog, 源文件
各位大虾好，小弟有一问题请教，就是在modelsim中用点vo文件和点sdo文件做时序仿真时，verilog源文件中用户自定义的变量全部变成网表文件中内部变量啊，那如果我要查看自己定义的变量变化情况，该怎么办呢。不知道有没有碰到类似情况的朋友，急！

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沙发
wycawyc| | 2010-4-6 11:31 | 只看该作者
如果没有让综合器自动优化。应该可以看出自定义的寄存器名字的。

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