问下,编译时候出的这个错误如何解决?

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ZorroCN|  楼主 | 2010-4-26 15:02 | 显示全部楼层 |阅读模式
Error: Can't synthesize current design -- design does not contain any logic

用Quartus ii 8.0建立工程,建立bdf文件及verilog文件,其中verilog文件内容如下:
module Enc0
(
// {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE!
Pulse, Set, Clock, Pos
// {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE!
);
input [1:0] Pulse;
input Set;
input Clock;
inout reg [23:0] Pos;
reg   [23:0] Position;
reg   [1:0]  EncAB;
always @(negedge Clock, negedge Set)
begin
if(Set == 0)
begin
  Position = Pos;
  EncAB    = Pulse;
end
else
begin

  if((Pulse == 2'b00 && EncAB == 2'b10) ||
   (Pulse == 2'b01 && EncAB == 2'b00) ||
   (Pulse == 2'b11 && EncAB == 2'b01) ||
   (Pulse == 2'b10 && EncAB == 2'b11))
  begin
    Position <= Position + 24'b000000000000000000000001;
  end
  else if((Pulse == 2'b10 && EncAB == 2'b00) ||
    (Pulse == 2'b00 && EncAB == 2'b01) ||
    (Pulse == 2'b01 && EncAB == 2'b11) ||
    (Pulse == 2'b11 && EncAB == 2'b10))
  begin
   Position <= Position - 24'b000000000000000000000001;
  end
  EncAB <= Pulse;
  Pos <= Position;
end
end
endmodule

编译之后,出了上面那个错误,请问这是怎么回事,如何解决?如果知道的请说得详细一些,不胜感激。

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ZorroCN|  楼主 | 2010-4-26 15:25 | 显示全部楼层
对不起,打错了个地方,所有的赋值都是用的<=,也就是
Position <= Pos;
EncAB    <= Pulse;
不过这肯定不是产生那个错误的原因。

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yadog| | 2010-4-27 09:45 | 显示全部楼层
涉及到符号优先级的,先加个括号再说

另外,建议缩进下,这风格太难看了

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wycawyc| | 2010-4-28 09:45 | 显示全部楼层
他报的错误是你的设计不包含任何逻辑,无法综合。
确定一下。你的顶层文件是不是空的。还有这些文件有没有放到工程的文件列表里面。

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