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[CPLD] CPLD 下降沿触发信号

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实习生

 楼主| 发表于 2017-5-15 17:42 | 显示全部楼层 |返回版面||阅读模式
各位大神!!!如何用VHD或velHDL实现如下信号输出??   即在输入信号的下降沿触发输出,N个CLK后输出为0

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实习生

 楼主| 发表于 2017-5-15 17:43 | 显示全部楼层 |返回版面
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
entity latch_A is
  PORT(
       pin_in :IN  STD_LOGIC;  --输入
                 clk :IN  STD_LOGIC;  --输入主频
       pin_out :OUT STD_LOGIC   --输出管脚
      );
end latch_A;

architecture Behavioral of latch_A is
SIGNAL output_reg:STD_LOGIC:='0';
--signal cnt: STD_LOGIC_VECTOR(2 downto 0);
BEGIN
    PROCESS
    VARIABLE cnt: INTEGER:=0;--to 5;
   BEGIN                     
           WAIT UNTIL(RISING_EDGE(clk));
                          IF pin_in='0' THEN
                          --IF (pin_in'event AND pin_in='1') THEN --AND cnt=5 THEN --下降沿检测不能用多个状态 只有一个IF
                          --IF falling_edge(pin_in) THEN
                IF cnt=20 THEN
                                       --cnt:=0;
                   output_reg<='0';         
                                ELSE --IF cnt<"101" THEN
                                    cnt:=cnt+1;
                                    output_reg<='1';
                                        --END IF;
                END IF;
                                    ELSE IF pin_in='1' THEN
                                       output_reg<='0';
                                                 cnt:=0;
                           END IF;       
                      END IF;               
    END PROCESS;
pin_out<=output_reg;
end Behavioral;


这是我自己的代码,但是输出不稳定
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中级工程师

发表于 2017-5-16 08:35 | 显示全部楼层 |返回版面
输入用于计数器使能/复位,之后就可以比较计数值了
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