求助：如何将自己写的verilog模块封装成IP核

sainbrady · 发表于 2010-10-25 20:20

自己写了一些verilog模块，想封装成IP核或者类似的黑盒，以防误改，也可以给别人用（但是不想让别人看到源码），请教有什么方法吗？

SuperX-man · 发表于 2010-10-25 21:01

好像是可以这么做的. 小版印象中,在ISE中做XST综合的时候,去掉"Insert IO Buffers",然后给别人一个ngc netlist和blackbox wrapper.

具体信息,你可以在xilinx的主页搜索 blackbox.应该有具体的方法参考.

sainbrady · 发表于 2010-10-28 15:52

谢谢你，已经完成了，还是蛮方便的。。。

jxlannie · 发表于 2010-11-23 19:47

楼主请问是怎么实现的，我现在也在学这个，能交流一下吗？谢谢~~

vivianx · 发表于 2010-11-30 16:42

SuperX-man说的就可以实现。把综合选项里的“Add I/O Buffers”去掉，综合，生成的ngc网表再加上你自己做的一个wrapper文件（就是只有端口列表的.v或者.vhd文件），就可以交给别人用了。不过要注意的是，如果代码里例化了I/O Buffer的话，去掉这个综合选项是不会将例化的buffer删除的。这种情况下，别人用你的IP的时候就要注意了，不能重复添加buffer。
看看这个：http://www.xilinx.com/support/answers/34771.htm

ty新气象 · 发表于 2011-1-20 16:45

太谢谢了。正是我所需

ladygaga · 发表于 2011-1-24 12:40

原来如此。谢谢。

foreverly · 发表于 2011-1-26 19:50

学习了。

linas · 发表于 2011-1-26 20:40

菜鸟学习之。

AutoESL · 发表于 2011-5-10 13:57

学习了

bairan168 · 发表于 2011-5-12 17:06

高兴，我也试试。

[matlab] 求助：如何将自己写的verilog模块封装成IP核

相关帖子

评分

精华达人奖章

湍急之河流

缘定三生

技术奇才奖章