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关于ADC的项目中的疑惑

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falcon330|  楼主 | 2017-8-24 15:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ADC, 噪声, FPGA, PGA, 引脚
手上项目噪声情况不好。 现在把ADC前端的模拟部分全部断开，  ADC的差分输入端在芯片引脚处就短接。VCM正常配置。现在采集的实际情况是38LSB左右波动，极端情况有5个LSB的差距。 个人觉得差分两端短接了就没有压差，FPGA采集的数字应该为0，或者0左右接近恒定的值。不知道有没有高手碰到过类似情况，或者有好的寻找，解决系统噪声的方式。

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沙发
kf118| | 2017-8-24 16:07 | 只看该作者
多少位的 ，电源噪声， 基准噪声，等 都是要考虑的

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板凳
falcon330|  楼主 | 2017-8-24 16:35 | 只看该作者
14位的，嗯为了减少这方面的影响，  电源是用锂电池飞线给LDO产生的模拟1.8V。 VREF是用的内部的   ，VCM引的VREF电压

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地板
山东电子小菜鸟| | 2017-8-24 18:15 | 只看该作者
顶起

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5楼
xiaxingxing| | 2017-8-24 20:30 | 只看该作者
把电路图贴出来看看

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6楼
zyj9490| | 2017-8-25 12:41 | 只看该作者
以你的资历做到9位有效，正常。

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7楼
zyj9490| | 2017-8-25 12:44 | 只看该作者
有效位12位以上的PCB布局，走线，地平面相当重要，当然器件电源也不可轻视。还有尽量用低频读取（降低转换速率，还要精密的信号驱动于ADC前端，消除取样电容效应）。

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8楼
雪山飞狐D| | 2017-8-26 17:13 | 只看该作者
  基准的温漂特性和数字模拟回路的隔离都很重要

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