[FPGA] DDR2 IP核输入时钟

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 楼主 | 2017-10-8 13:50 | 显示全部楼层 |阅读模式
本帖最后由 哥哥有条龙 于 2017-10-8 14:25 编辑

生成DDR2 IP核,设置的输入是50Mhz,输出是166.667Mhz,half-rate模式。但是在使用时,只有输入小于25Mhz的时钟才有数,输入50Mhz不行。这是为什么?
| 2017-10-9 13:45 | 显示全部楼层
输入50M可以,需要修改参数
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