本帖最后由 GoldSunMonkey 于 2011-7-1 09:44 编辑
静电保护
在每个IO上都有静电保护，大家看图就明白了。
在pad-->Vcco之间有P-N偏置保护。
在pad-->GND之间有N-P偏置保护。
在静电过大的时候，通过这两个保护二极管可以直接将电流泄洪到电源与地。
在上电、配置、用户模式下，IO的行为分析
- 上电状态
首先，电源稳定。
Vcco、Vccint、Vccaux 作为内部“上电复位电路”的必要电源输入，必须达到稳定状态。
这些基本电源稳定了才能实现上电复位，芯片才能进入配置状态。
其次，IO高阻上拉，切断外部接口。
HSWAP管脚被施加一个低电平。注意，这个低电平会维持到配置结束。
这个低电平的作用是将用户IO全部上拉。
我想这样做的目的是令所有IO进入确定状态，避免对配置操作的干扰。
最后，全局复位，切断边缘存储通道。
FPGA内部设置“全局置位复位”，异步方式将所有IOB存储单元清零。
- 配置阶段
首先，确定配置模式。
INIT_B 高电平，并抽样M0,M1,M2的值，据此确定配置模式。
然后，下载数据到FPGA。
注意，整个配置期间，IO继续保持高阻上拉状态。
最后，释放GSR。
释放全局GSR，IOB寄存器回到默认的Low状态，
除非设计中改变了SR输入的极性，否则都是Low状态。
- Design Operation阶段
首先，全局三态释放，打通外部接口。
GTS释放，令所有IO都进入活跃状态，未使用的 IO则被弱下拉。
通过在BitGen中设置属性，可以修改GTS释放后未使用IO的状态设置，比如上拉、下拉、悬空。
其次， 全局写使能，打通内部存储通道。
在一个时钟后，GWE全局写使能被释放。
这样RAM和寄存器就都可以写入了，也就是设计可以动作起来了。
注意，在该阶段HSWAP释放，所以他也可以被用作普通的GPIO。
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