以Spartan3E开讲Xilinx FPGA 内部结构(10.5更新,位于88楼)

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楼主: GoldSunMonkey
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GoldSunMonkey|  楼主 | 2011-7-18 20:59 | 显示全部楼层
CLB概览
CLB是可配置逻辑块的简称。
这是FPGA整个矩形配置结构中的基本单元。
1CLB = 2X2 Slice
1Slice = 2 (LUT+FF)  + 其他运算、进位、MUX资源
每个CLB都是相同的,所以知道一个就知道了全部。接下来重点研究CLB。

Slice

上面讲到了一个CLB有2*2个Slice。
这个4个slice可以分成左右两对,我们来看他们的主要区别。
左边的是SLICE-M,带有存储增强功能(分布式存储器,移位寄存器等)。
右边的是SLICE-L,没有存储增强功能。

那么为什么左右不一样呢?
我认为,提供SLICE-M的目的就是为了让通用FPGA能够对存储应用有更多支持。
那为什么右边的没有存储增强呢?
最重要的原因是减小CLB右侧的面积,从而降低整个芯片的价格成本。
同时,纯粹的logic设计可以提供比混杂设计的SLICE-M更优的性能。
Logic Cell 的概念

经常有人混淆CLB和LC的概念。这里就给大家澄清一下。
CLB就不用讲了,就是上面说到的2*2 slice阵列构成的可配置逻辑块。

LC则比CLB要小多了。如果给个公式就是:
Logic Cell = 1LUT + 1FF (存储单元)

那么一个Slice 等价于多少LC呢?
看到后面的内容你会知道,一个Slice 里面有两个LUT和两个FF,但是除此之外,还有一些运算增强单元。
所以Xilinx给出的S3E的slice等价LC个数为:2.25

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edacsoft| | 2011-7-19 15:51 | 显示全部楼层
49# edacsoft
上次我记得是量的1.2,
具体忘记了。
高阻上拉就是上拉电阻较大。
GoldSunMonkey 发表于 2011-7-1 17:55


那不就是弱上拉吗?呵呵。

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edacsoft| | 2011-7-19 15:55 | 显示全部楼层
请问专家GoldSunMonkey
Logic Cell 是不是Altera中和CLB相同模块的叫法?

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GoldSunMonkey|  楼主 | 2011-7-19 16:07 | 显示全部楼层
62# edacsoft
是呀。就是弱上拉。

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墨攻1991| | 2011-7-28 20:24 | 显示全部楼层

RE: 以Spartan3E开讲Xilinx FPGA 内部结构(7.18更新,位于61楼)

本帖最后由 墨攻1991 于 2011-8-2 11:19 编辑

加油哦

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GoldSunMonkey|  楼主 | 2011-7-28 21:58 | 显示全部楼层
:handshake

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hjjnet| | 2011-7-28 23:22 | 显示全部楼层
好主意,希望能**下去

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GoldSunMonkey|  楼主 | 2011-7-28 23:45 | 显示全部楼层
:handshake

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星星之火红| | 2011-7-31 16:46 | 显示全部楼层
大圣。。。

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edacsoft| | 2011-8-2 10:41 | 显示全部楼层
大圣继续啊,难道手册都讲完了

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GoldSunMonkey|  楼主 | 2011-8-2 10:56 | 显示全部楼层
好。我会的。最近有点忙。。

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jxgxlm2008| | 2011-8-4 08:54 | 显示全部楼层
MARK

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ertu| | 2011-8-4 10:48 | 显示全部楼层
这帖子超酷啊

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ertu| | 2011-8-4 10:48 | 显示全部楼层
必须顶起呀

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ertu| | 2011-8-5 14:36 | 显示全部楼层
好牛的帖子呀

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ertu| | 2011-8-5 14:40 | 显示全部楼层
顺势顶起

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zhangqixue521| | 2011-8-5 14:47 | 显示全部楼层
好好学习~~~:lol

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cbas| | 2011-8-8 10:11 | 显示全部楼层
S3 确实很经典呀

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cbas| | 2011-8-8 10:11 | 显示全部楼层
都是些最基础的东西

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edacsoft| | 2011-8-11 10:08 | 显示全部楼层
猴哥,请帮忙:
LVDS传输8bit并行同步视频流,用NI的9v031做驱动,用spartan3e1200做接收,硬件上需要注意什么吗?目前我们就串了一个电阻。

还有spartan3e1200最高能接收多高频率,200M可以吗?

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