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[FPGA]

请教数据时钟是否能接入FPGA普通IO

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楼主
huijiey|  楼主 | 2017-12-8 13:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, IO, 时钟, 管脚, 信号
FPGA采用spartan 6 系列，现有个技术问题需要咨询：FPGA采集10路串行同步信号，每路一根数据线一对差分时钟线，时钟最快可达40MHz，那么这10对时钟线能否接到FPGA的普通IO上面？还是必须接到全局时钟管脚？我的理解是接到普通IO也可以，但这样设置管脚我的FPGA程序会编译出错，不知什么原因？


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沙发
ar_dong| | 2017-12-9 08:47 | 只看该作者
编译出错应该加下约束就行了，

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板凳
huijiey|  楼主 | 2017-12-10 00:35 | 只看该作者
ar_dong 发表于 2017-12-9 08:47
编译出错应该加下约束就行了，

谢谢回复，这个我知道，但是看到有的说这样做产生的信号不好，有多不好不知道，不知如果时钟是40MHz会不会造成采样失败？

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地板
zhenjiang7412| | 2017-12-17 10:27 | 只看该作者
可以接普通lO脚，我接过80M差分时钟。编译出错应该是其他原因。

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5楼
huijiey|  楼主 | 2017-12-24 11:49 | 只看该作者
zhenjiang7412 发表于 2017-12-17 10:27
可以接普通lO脚，我接过80M差分时钟。编译出错应该是其他原因。

谢谢

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