[FPGA] Xilinx 在ISE已完成的工程文件中添加IP核

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 楼主 | 2018-1-11 15:49 | 显示全部楼层 |阅读模式
已经有一个现成的AD采样模块,现在想添加功能,所以想在源工程中添加一个后续处理IP核,添加之后不知如何处理。

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| 2018-1-14 20:43 | 显示全部楼层
直接打开IP  搜索到你想要的    然后打开配置好    添加到功能下  双击打开然后根据接口引用到你想要的地方
| 2018-1-14 21:13 | 显示全部楼层
不是生成IP时有个template选项吗,找到这个例子,就可以看到接口例化么
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