[FPGA] 赛灵思7系列FPGA的PCIE总线数据管脚是按照什么规律分配的?

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 楼主 | 2018-3-5 17:43 | 显示全部楼层 |阅读模式
请问一下赛灵思7系列FPGA的PCIE总线数据管脚是按照什么规律分配的?
如参考设计图中,MGTXTXP0(N0)对应的管脚PCIE_TX3_P(N),可否硬件连接成PCIE_TX0_P(N)?  初次使用PCIE总线,担心硬件连接错了。

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评论

zhangst4 2018-3-5 19:08 回复TA
或者是用FPGA生成IP核,产生硬件的管脚?类似于DDR3 
| 2018-3-5 22:58 | 显示全部楼层
看看手册上有讲     有个bank分布图  旁边有PCIE标志的   
| 2018-3-5 22:58 | 显示全部楼层
建议直接编译试试  这样最好不容易出错
| 2018-3-6 08:40 | 显示全部楼层
考虑组内线序交换,反正我验证过P和N交换是没问题的,还是好好看手册吧
 楼主 | 2018-3-9 09:02 | 显示全部楼层
zhangmangui 发表于 2018-3-5 22:58
建议直接编译试试  这样最好不容易出错

好的,谢谢
 楼主 | 2018-3-9 09:03 | 显示全部楼层
feihufuture 发表于 2018-3-6 08:40
考虑组内线序交换,反正我验证过P和N交换是没问题的,还是好好看手册吧

好的,谢谢
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