发新帖我要提问
返回列表
打印
[Verilog HDL]

求助一个always语句条件的问题

[复制链接]
1334|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
776872241|  楼主 | 2018-4-7 08:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ge, edge, 信号, 时钟, 编译
在verilog中，有两个时钟信号a,b.
为什么always@(negedge a or negedge b)编译后，实验板调试，发现a的下降沿会使always内语句执行一次，正常，但是b是检测到低电平时，always内语句执行一次，不正常。
是不是语法问题，要使检测到a或b的下降沿时，执行一次always内语句的正确的写法是？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
McuPlayer| | 2018-4-7 09:32 | 只看该作者
你这是在处理双时钟域？换个思路吧

使用特权

评论回复 赏
板凳
lilinfei520| | 2018-4-8 19:38 | 只看该作者
分两次写：always@(negedge a)
               always@(negedge b)

使用特权

评论回复 赏
地板
gaochy1126| | 2018-4-29 20:06 | 只看该作者
是不是你内部程序的问题呢，可能在判断逻辑上村问题。

使用特权

评论回复 赏
5楼
gaochy1126| | 2018-4-29 20:07 | 只看该作者
建议还是通过clk进行输入控制，通过信号取反或者异或进行判断下降沿。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

776872241

1

主题

1

帖子

0

粉丝