[FPGA] FPGA的问题

[复制链接]
227|5
 楼主 | 2018-4-11 17:02 | 显示全部楼层 |阅读模式
新换一家公司,接手一个项目,做的是激光粒度仪。
用FPGA做的。我是FPGA菜鸟一个,刚开始学。
我大概看了一下,程序比较少,大部分都是原理图形式的文件。
我看的头都大了。
谁是这方面的高手,我把工程发给他帮我看一看。费用我出。
谢谢了。
| 2018-4-12 08:13 | 显示全部楼层
用原理图来设计,可能功能不复杂,建议了解下需求,重新用verilog重写
 楼主 | 2018-4-12 08:40 | 显示全部楼层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY Leijiaqi IS
        PORT(SAMPLE_CLK,RESET:IN STD_LOGIC;
                DATA_INPUT:IN STD_LOGIC_VECTOR(15 DOWNTO 0);
                RESULT:OUT STD_LOGIC_VECTOR(47 DOWNTO 0));
END Leijiaqi;

ARCHITECTURE BEHAVIOR OF Leijiaqi IS
        SIGNAL TEMP:STD_LOGIC_VECTOR(47 DOWNTO 0);
BEGIN
        RESULT<=TEMP;
        PROCESS(SAMPLE_CLK,RESET,DATA_INPUT)
        BEGIN
                IF(RESET='1') THEN
                        TEMP<=X"000000000000";
                ELSIF(RISING_EDGE(SAMPLE_CLK)) THEN
                        TEMP<=TEMP+DATA_INPUT;
                END IF;
        END PROCESS;
END BEHAVIOR;
各位大神,看看,这是用VHDL写的吗?看着不像vreilog
| 2018-4-14 21:39 | 显示全部楼层
Cjy_JDxy 发表于 2018-4-12 08:40
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

你发的代码是VHDL的。
 楼主 | 2018-4-16 08:34 | 显示全部楼层
奔跑Robin 发表于 2018-4-14 21:39
你发的代码是VHDL的。

谢谢!
| 2018-4-22 16:18 | 显示全部楼层
开关电源设计 这个公众号上发了些工程上的实例,不知道有没有用哈
扫描二维码,随时随地手机跟帖
您需要登录后才可以回帖 登录 | 注册

本版积分规则

快速回复

您需要登录后才可以回帖
登录 | 注册
高级模式
我要创建版块 申请成为版主

论坛热帖

关闭

热门推荐上一条 /6 下一条

分享 快速回复 返回顶部 返回列表