求助一个Verilog例化的问题

只看该作者 · 2018-4-28 14:27

本帖最后由 dobypig 于 2018-4-28 14:46 编辑

这里要实现一个16路的16位移位寄存器，代码上对一个移位寄存器多次调用，输出数据组合成一个256位的端口，代码如下：
module shift16(//shift16
input rst,
input shift_clk,
input shift_data,
output reg [15:0] data_out
);
always@(posedge shift_clk or posedge rst)begin
if(rst)data_out <= 0;
else data_out[15:0] <= {data_out[14:0],shift_data};
end
endmodule

module shift16_x16(
input rst,
input shift_clk,
input [15:0] shift_data,
output wire [255:0] data_out_o
);
genvar i;
generate
for (i=0; i < 16; i=i+1)//
begin: shift_generate
   shift16 shift16_i(//
         .rst(rst),
         .shift_clk(shift_clk),
         .shift_data(shift_data),
          .data_out(data_out_o[i*16+15:i*16])
         );
end
endgenerate
endmodule

期望的效果是16个16位端口合并成一个256位端口，但是在RTL中，并没有达到这样的效果，而是[15:0]全部都并联了，[255:16]都没用上，也就是说标红的那句没有达到预期的效果，这是RTL视图：

各位帮忙分析分析