[FPGA] 关于wishbone总线接入CPU的问题

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 楼主 | 2018-6-10 17:41 | 显示全部楼层 |阅读模式
各位朋友,这个问题困扰我很久了,我发现使用wishbone接入CPU后,CPU取指令和访问RAM时比直接连接ROM/RAM的方式多用1个时钟周期,其原因是wishbone总线需要用寄存器锁定地址线后才输出到从设备,为什么wishbone必须要寄存器锁地址值,不用寄存器锁行不行?通过开关直通输出不是更快、更简单、更直接吗?
 楼主 | 2018-6-12 15:37 | 显示全部楼层
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