[verilog] signaltap II综合assign语句的问题

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 楼主 | 2018-8-10 14:53 | 显示全部楼层 |阅读模式
直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用,在用signaltap II仿真的时候,看不到clk_out的波形(一直为低电平)。请问一下,这是什么原因?
| 2018-8-10 16:49 | 显示全部楼层
| 2018-8-13 16:30 | 显示全部楼层
支持下
 楼主 | 2018-8-13 23:22 | 显示全部楼层

别人都说那是因为这两个时钟是一样的,自己没法监测自己。
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