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功率与性能:DSP设计面临的终极挑战

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楼主: Flower1
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houjiakai| | 2018-8-18 16:36 | 显示全部楼层
目前还有许多外围电路是5V的

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lzbf| | 2018-8-18 16:36 | 显示全部楼层
DSP片内多总线,在访问片内RAM时,不会影响其它总线的访问,效率较高。

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shenmu2012| | 2018-8-19 19:46 | 显示全部楼层
芯片功率耗散的源头有两个:以泄漏形式出现的静态现象;以开关运算形式出现的动态现象。

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shenmu2012| | 2018-8-19 19:46 | 显示全部楼层
最小化触发器和电路的使用范围,使用物理尺寸较小的时钟树,从而缩小所需的激励缓冲区。
这个怎么理解的?

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comeon201208| | 2018-8-19 22:11 | 显示全部楼层
在目前的技术条件下,ASIC 在灵活性或现场可编程性方面不如 DSP,但 DSP 的能耗较大,这让芯片设计人员左右为难。
这样的问题的还会需要重点关注的

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