有关100M系统时钟下赋值时序出错的问题

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taoqingg|  楼主 | 2018-8-23 11:51 | 显示全部楼层 |阅读模式
本帖最后由 taoqingg 于 2018-8-23 11:54 编辑

语句是 assign SRAM_ADDR = oe ? iWR_ADDR : mADDR;
在下图1和图2的波形中,oe信号一直是高电平,也就是说输出端口SRAM_ADDR的数值会等于输入端口iWR_ADDR的地址,可是通过signal tapⅡ查看波形,并不是如此, SRAM_ADDR和iWR_ADDR都是20位的地址线,出现个别bit传输数据延迟(蓝色线地方),导致数据出错。刚学FPGA,不知这个是否就是时序的问题呢,请高人指点解惑?
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