ADC采样率

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 楼主 | 2019-3-9 19:22 | 显示全部楼层 |阅读模式
例程中一般有这种代码,采样率是那样算的吗? Sample rate   = 1/[(2+ACQ_PS)*ADC clock in ns]
                           //                     = 1/(3*40ns) =8.3MHz (for 150 MHz SYSCLKOUT)
   
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| 2019-3-10 23:15 | 显示全部楼层
明白以下概念

    采样频率,也被称为采样速率。大家想想ADC的采样是需要由软件or外部引脚or ePWMx SOCA or ePWMxSOCB 触发的。只有当触发信号产生时,SEQ排序器才开始工作。那么两个触发信号之间的间隔就是采样时间,也即采样频率的倒数。
    时钟频率,也即为ADCCLK。这是ADC模块工作的时钟。由HSPCLK经过ADCCLKPS 内核时钟分频器和CPS 内核时钟预分频位得到ADCCLK。注意:ADCCLK的最高频率不能超过25MHZ
    采样窗口,这个是当你对某个管脚采样时,采样电容的电压才能累积到采样电压。所以这里需要给一个足够大的时间窗口。一般不能小于7个ADCCLK
    转换时间,一个序列转换完成的时间。这与转换原理:1.积分型A/D的转换 2.逐次比较型A/D转换 3.全并行/串并行A/D 有关。转换的时间不能大于采样时间,才能正确采样。

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| 2019-3-10 23:16 | 显示全部楼层
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