[verilog] FPGA上GTX光纤传输

[复制链接]
351|2
 楼主 | 2019-5-11 20:46 | 显示全部楼层 |阅读模式
求教!本人按照网上操作在VC709开发版上用7系的GTX的ip核创建了2.5G的GTX通信的example design,然后回环测试和光纤的外部回环测试都通过,现在我按照网上做法,删除FRAME CHECK和GEN部分,想要自己发送自加一的数据,就是在时钟上升沿驱动下数据的累加送给txdata,但是接收到的数据不正确,仅有中间一部分能看出自加一这应该怎么调?

使用特权

评论回复
| 2019-5-12 23:39 | 显示全部楼层
自己封装还需要好好了解一下里面的信号   和基本原理

使用特权

评论回复
| 2019-5-13 15:35 | 显示全部楼层
gtx需要做直流平衡,需要特殊编码,明码传输是不行的
你想想你发送端发了10000个1,接收端没法分辨你是发了10000个还是10001个,

使用特权

评论回复
扫描二维码,随时随地手机跟帖
您需要登录后才可以回帖 登录 | 注册

本版积分规则

我要发帖 投诉建议 创建版块 申请版主

快速回复

您需要登录后才可以回帖
登录 | 注册
高级模式

论坛热帖

关闭

热门推荐上一条 /2 下一条

在线客服 快速回复 返回顶部 返回列表