本帖最后由 androidbus 于 2019-5-26 10:55 编辑
晶振振荡电路的设计 1 晶振的等效电气特性 （1） 概念 ［1］ 晶片，石英晶体或晶体、晶振、石英晶体谐振器 从一块石英晶体上按一定方位角切下薄片。 ［2］ 晶体振荡器 在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。 （2） 晶振的等效电路 Figure1. 晶振的等效电路 Figure 1展示了晶振等效的电路。R是有效的串联电阻，L和C分别是电感和电容动态元件。CP 是晶振电极的分流电容。 （3） 晶振等效电路的特殊状态 Figure2是Figure 1电路中的阻抗频率图，不分析得出此图规律的过程（原理）。 Figure2. 晶振的阻抗VS 频率图 ［1］ 串联谐振频率 根据Figure 2，当晶振工作在串联谐振（《电路基础》）状态（XC=XL）下时电路就似一个纯电阻电路。串联谐振的频率为： ［2］ 并联谐振频率 Figure 2中体现了随着频率小范围的升高，Figure1所示电路出现了并联谐振。此时的频率为fa（不分析电路产生并联谐振的过程）。 ［3］ 串联谐振与并联谐振之间的频率并联CL的并联谐振 Figure1所示电路有两个谐振点，以频率的高低分其中较低的频率为串联谐振，较高的频率为并联谐振。由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内（fs - fa），晶振等效为一个电感（不分析WHY），所以只要晶振的两端并联上合适的电容CL它就会组成新的并联谐振电路。此时发生并联谐振的频率的计算公式为： MX-COM的所有的晶振振荡器都推荐使用晶振的并联谐振模式。 2 晶振电路的设计 （1） 推荐的晶振振荡器电路 Figure3. 晶振振荡器设计电路 图示中，没在红方框之内部分电路一般都被集成在芯片（如STM3210xxx）内部。若电阻部分没有被集成在芯片内部，则需要考虑将电阻部分加入。Rf的值在500KΩ ~ 2MΩ。 图示的C1，C2就是为晶振工作在并联谐振状态下得到加载电容CL的电容。关于最优的加载电容CL的计算公式为： 其中Cs是来自板子的干扰电容值，5pf可以作为一个典型值被带入以上公式中计算。 （2） 避免晶振振荡器的不稳定与启振问题 选择合适的C1和C2的值就能够满足以上与CL的方程（整体的思路见3）。通常需要C1和C2的值近似相等。C1和/或C2的值较大时能够增加频率的稳定性，但会减少回路增益并且可能会引起整个晶振振荡器的起振问题。 R1的主要被用来限制反相器（inverter）的输出，以保证晶振不被过分驱动。R1和C1构成划分电压电路，C1和R1的取值要尽量使反相器的输出靠近轨到轨（指器件的输入输出电压范围可以达到电源电压）且使晶振的输入要达到轨到轨的60%，通常的实践是是R1的电阻与C1的容抗相等，如R1 约等于XC1。这使晶振的输入是反相器输出的一半。通常需要确保晶振分得的电压要在晶振所能承受的范围之内，过分的驱动晶振会损害晶振。使用晶振是要参考制造商的推荐。 理想状况下，反相器会产生180°的相位偏移，但反相器固有的延迟会导致一个与这种延迟成某种比例的额外的的一个相位偏移。为了确保在在控制回路中产生360°的的相位偏移，需要使π网络（回路）产生的相位偏移少于180°。调节R1的值就可以完成这个目标。在固定C1和C2的情况下，可以通过调节R1的值来更改闭环增益和相位偏移。在某些应用中，遇到上述两种情况时R1也可被忽略。 一些IC将提到的这些器件（Rf，R1，C1，C2）都集成到了芯片内部，如此就可为晶振振荡电路的设计者免去一些担忧。在这种情况下只需要将晶振简单的连接到芯片给出的两个XTAL引脚上即可。 提示： ．选择一个有效串联电阻较小的晶振可以有利避免起振时的问题，且增加回路增益。 ．缩短板上的布线路径可以减少干扰电容（Cs），这将有利于减小起振问题，同时有利于晶振振荡电路频率的稳定性。 ．为了确保晶振振荡器起振良好及振荡频率的稳定性，需要在适用的温度和电压范围测试晶振振荡器电路，必要时更改各器件的值。 ．优化R1值的推荐方式是提前计算出C1和C2的值并用一个分压计代替R1，设置分压计的初始值近似为XC1。在晶振起振和维持晶振振荡器稳定频率的条件下，必要时调整分压计。 ．要想设计出最好的晶振振荡电路，联系制造商了解晶振的精确的特性再根据以上指标来设计。 （3） 计算C1和C2的思路 根据MCU的系统时钟（SYSCLK）或者与晶振振荡器关联的时钟需求值（芯片会告知）依据fa的计算公式计算出CL，再有计算CL的公式和C1与C2近相等的原则得出C1和C2的值。 在为芯片设计晶振振荡器的电路时，首先查看与晶振相连引脚内部都集成了哪些部分，Rf与R1是否还需要在外部设计。 | 
楼主
标题置顶
标题高亮
;){kind=link}