[FPGA] 【正点原子FPGA连载】第十三章 IP核之PLL实验

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 楼主 | 2019-6-15 23:15 | 显示全部楼层 |阅读模式
本帖最后由 正点原子 于 2019-6-15 23:15 编辑

1)实验平台:正点原子开拓者FPGA开发板
2)平台购买地址:https://item.taobao.com/item.htm?id=579749209820
2)全套实验源码+手册+视频下载地址:http://www.openedv.com/thread-281143-1-1.html
3)本实例源码下载:   7_ip_pll.rar (4.66 MB, 下载次数: 1)
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第十三章 IP核之PLL实验

PLL的英文全称是Phase Locked Loop, 即锁相环, 是一种反馈控制电路。 PLL对时钟网络进行系统级的时钟管理和偏移控制, 具有时钟倍频、 分频、 相位偏移和可编程占空比的功能。对于一个简单的设计来说, FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的, 但是对于稍微复杂一点的系统来说, 系统中往往需要使用多个时钟和时钟相位的偏移, 且通过编写代码输出的时钟无法实现时钟的倍频, 因此学习Altera PLL IP核的使用方法是我们学习FPGA的一个重要内容。 本章我们将通过一个简单的例程来向大家介绍一下
PLL IP核的使用方法。
本章包括以下几个部分:
13.1 PLL IP核简介
13.2 实验任务
13.3 硬件设计
13.4 程序设计
13.5 下载验证  
详情请大家看附件: 13.rar (1.31 MB, 下载次数: 3)

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