AD9642与altera FPGA的时序处理

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 楼主 | 2019-7-7 10:36 | 显示全部楼层 |阅读模式
AD9642是250M的DDR LVDS接口AD芯片,与cyclone V连接后做做时序,总是不稳定,有没有哪位大神用过这个芯片,时序处理上需要注意什么?

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| 2019-7-7 11:16 | 显示全部楼层
1 板级走线情况
2 时钟质量情况,包括相位
3 SDC相关约束情况

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 楼主 | 2019-7-7 20:29 | 显示全部楼层
稳定到150M就再也上不去了,关键是250的时钟还有一些内部逻辑要做,我是感觉FPGA的内部一到250就不行了,有没有更好的思路?

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| 2019-7-8 09:45 | 显示全部楼层
dpf_eei 发表于 2019-7-7 20:29
稳定到150M就再也上不去了,关键是250的时钟还有一些内部逻辑要做,我是感觉FPGA的内部一到250就不行了,有 ...

串转并啊

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