[FPGA] FPGA管脚输入特性是怎样的?

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 楼主 | 2019-9-7 12:28 | 显示全部楼层 |阅读模式
本帖最后由 18030487277 于 2019-9-7 13:06 编辑

我的信号进入FPGA之前,先进行了如下处理:比较器>光耦隔离>74HC14>FPGA
各电路的功能为:传感器送来的信号先经过比较器,按照指定门限转换成高低电平,再经过非线性光耦做隔离,然后经过74HC14做整形处理,这里74HC14是斯密特触发器,其边缘触发的特性使其具有V-和V+两个电平门限,所以可以抗一定程度的干扰。
我的问题是:
1、输入脚设置成LVTTL3.3V方式后,如果输入信号大于2.0V,则认为是高电平,即逻辑1,如果小于0.8V,则认为是低电平,即逻辑0。那么输入信号在0.8-2.0V之间时,FPGA会默认为怎样的电平呢?

2、我的工程中需要50多个输入信号给fpga处理,使用的是cyclone iv的芯片,输入管脚可以设置成斯密特触发方式的吗?感谢回复!

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| 2019-9-7 23:48 | 显示全部楼层
1.输入信号是0.8-2.0V时就是不定状态  也就是FPGA可能识别为1  可能识别为0   造成状态不确定
2.alter的没用过  我觉得是可以的

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| 2019-9-14 10:12 | 显示全部楼层
从没用过支持施密特IO的FPGA

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