FPGA最高频率可以达到多少,小白一个

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 楼主 | 2019-11-30 20:41 | 显示全部楼层 |阅读模式
本帖最后由 尼古拉斯JT 于 2019-11-30 23:46 编辑

FPGA的内部时钟时怎么运行的,其频率时怎么运行的,有datasheet吗?FPGA可以不用外部晶振就运行吗?其最大允许运行频率多少?

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xxyyzz123 2019-12-2 17:25 回复TA
人蠢就活的开心,什么问题都敢问,问了还觉得技术有了提高,很开心 
尼古拉斯JT 2019-11-30 21:01 回复TA
@tyw :那FPGA倍频到2.4GHz时,是只能使用外部模拟锁相环了! 
tyw 2019-11-30 20:58 回复TA
ASIC的频率可以达到GHz,而FPGA只能达到几百MHz 
 楼主 | 2019-11-30 21:03 | 显示全部楼层
tyw 发表于 2019-11-30 21:01
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  • 〓◆ CPLD/FPGA常用模块与综合系统 ...

  • 好的,谢谢T叔,我下载看看去

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     楼主 | 2019-11-30 21:32 | 显示全部楼层
    tyw 发表于 2019-11-30 21:01
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  • T叔,问一下,FPGA可以输出频率当作单片机的晶振吗?

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    tyw 2019-12-1 07:38 回复TA
    用FPGA当晶振?很有钱吗?哈哈,可以,不经济 
     楼主 | 2019-12-1 11:09 | 显示全部楼层
    尼古拉斯JT 发表于 2019-11-30 21:32
    T叔,问一下,FPGA可以输出频率当作单片机的晶振吗?

    也不是,主要是要高频信号,这个只是附带,FPGA可以不用外部晶振就运行吗?

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    | 2019-12-1 11:37 | 显示全部楼层
    本帖最后由 tyw 于 2019-12-1 11:39 编辑
    尼古拉斯JT 发表于 2019-12-1 11:09
    也不是,主要是要高频信号,这个只是附带,FPGA可以不用外部晶振就运行吗? ...

    可以只用内部时钟,注意,这是RC级时钟,芯片上不可能集成晶振.

    FPGA时钟设计.pdf (871.23 KB, 下载次数: 7)

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     楼主 | 2019-12-1 14:36 | 显示全部楼层
    tyw 发表于 2019-12-1 11:37
    可以只用内部时钟,注意,这是RC级时钟,芯片上不可能集成晶振.

    我看看的,谢谢T叔

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     楼主 | 2019-12-1 20:25 | 显示全部楼层
    tyw 发表于 2019-12-1 11:37
    可以只用内部时钟,注意,这是RC级时钟,芯片上不可能集成晶振.

    T叔,问一下,FPGA  (例如EP4CE6F17C8N) 的PLL倍频、分频时钟输出引脚可以用普通IO引脚啊,如果不可以的话,专用引脚有哪些?就用内部时钟,可以达到200MHz吗?

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    | 2019-12-1 20:33 | 显示全部楼层
    现在很多芯片,可以做RC振荡器,频率一般是几千到几十兆的,精度可以做到1%左右的。
    至于更高的频率,比如几百兆的,都是内部PLL电路产生的。
    另外,数字类型的GPIO引出脚,可以输出的频率一般不会太高,一般到50M就波形不是方波类似正弦波了。
    像USB/MIPI/LVDS等,都是差分的模拟信号,不是方波。

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    | 2019-12-1 21:06 | 显示全部楼层
    尼古拉斯JT 发表于 2019-12-1 20:25
    T叔,问一下,FPGA  (例如EP4CE6F17C8N) 的PLL倍频、分频时钟输出引脚可以用普通IO引脚啊,如果不可以 ...

    少累,木玩过,自已啃资料吧

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    | 2019-12-2 09:20 | 显示全部楼层
    谢谢啦,好资料

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    | 2019-12-2 15:12 | 显示全部楼层
    讨论这个有意义吗?FPGA一个重要的设计原则就是面积和速度互换。
    速度不够,拆成几个并行处理,用面积换速度;面积(资源)不够,看看能否降低速度,分时复用。如果面积和速度都无法满足要求,就换芯片咯。

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    | 2019-12-3 08:41 | 显示全部楼层
    一般也就200、300M,再高就得用cpu了。FPGA的优势不是主频,是并行。

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