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【工程源码】基于FPGA的二人抢答器

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zgmxs|  楼主 | 2020-2-18 18:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 源码, 抢答器, verilo, 数码管显
功能：两位选手参加比赛，每人有10秒时间，十秒时间内无人抢答，则发出警告声响，持续三秒
          其中一个人按键抢答后，数码管显示对应人的号码，并同时发出3s的声音。
         一人抢答后，不允许另一个人抢答
实现平台：AC620开发板，quartus13.0，verilog



https://bbs.21ic.com/forum.php?mod=attachment&aid=MTM5MDQxNnxjNmYyZmQ1NThiM2U2NjkyZWM5OTE4ZjM2NzJiODgyYXwxNzEzOTAyNzYz&request=yes&_f=.rar


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