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封装IP
1、将写好的Verilog代码添加在Quartus工程中，IP目录下，（如果没有，自己建一个）
2、打开Qsys工具，选择New Component
3、name和Display name输入合理的IP名称、输入IP的分组名称或者选择一个合理的分组
4、添加文件时，添加这个IP用到的所有文件，选择IP的顶层文件，设置为顶层，进行分析和综合
5、所有的Avalon Slave总线信号，统一归在一个interface分组中，另外所有的导出信号统一分组
时钟输入信号接口为：Clock input clk
时钟输出信号接口为：Clock output clk
复位输入信号接口为：Reset input reset/reset_n
复位输出信号接口为：Reset output reset/reset_n
导出信号统一接口为：conduit_end 信号类型选择 export
Avalon总线统一接口为：as/ avalon slave 根据信号的实际意义来选择对应信号类型
中断请求信号的接口为：interrupt sender 信号类型选择irq或者irq_n
6、在Interface选项卡中，将没有意义的信号分组通过Remove Interface whit No Signals选项移除
7、给每一组信号指定时钟和复位
8、将中断分组绑定到Avalon 总线上
9、根据实际需求，在timing栏中设置时间参数
10、finish save保存设置，这些设置信息保存在以这个IP名称加hw的这样一个tcl文件里，例如ADC_hw.tcl
11、由于tcl文件没有和IP源文件放在一个地方，不方便分析和重复使用。所以将tcl文件移动到IP源文件目录下然后用记事本将相对路径描述信息全部删掉，仅留下文件名就可以
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