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【求助】FPGA输出管脚不能设为低电平

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pili1170|  楼主 | 2012-1-4 11:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 管脚, 电平, nex, Nexys
手头有一块nexys3的板子。上面的fpga是spartan-6，xc6slx16，在做其中一个数码管实验的时候，代码中赋值为“0”，可是用电压表测量输出却不是低电平。而与他类似的几个管脚都是可以输出0V的。 请问有没有人遇到过类似的问题。 这个是硬件上面的问题吗，还是某些设置上面的问题？谢谢大家

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dong_dt| | 2012-3-16 12:54 | 只看该作者
引脚损坏或者是虚焊！

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板凳
GoldSunMonkey| | 2012-3-16 14:01 | 只看该作者
检查，有无上拉，然后就是，查在出口之前会不会是0？

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地板
Backkom80| | 2012-3-16 20:17 | 只看该作者
楼上猴哥，正解，

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5楼
GoldSunMonkey| | 2012-3-16 22:51 | 只看该作者
:L感觉你是我领导，我批示完了，你在批示

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6楼
Backkom80| | 2012-3-17 10:01 | 只看该作者
:L感觉你是我领导，我批示完了，你在批示
GoldSunMonkey 发表于 2012-3-16 22:51


别哈，嘻嘻，猴哥

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