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FPGA回放正弦波及输出正弦波的畸变问题

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以马内利3005|  楼主 | 2015-1-15 15:26 | 显示全部楼层

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以马内利3005|  楼主 | 2015-1-19 22:08 | 显示全部楼层
已解决!

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chenzhi658| | 2015-1-23 15:37 | 显示全部楼层
以马内利3005 发表于 2015-1-19 22:08
已解决!

什么问题?怎么解决的

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以马内利3005|  楼主 | 2015-1-26 22:23 | 显示全部楼层
chenzhi658 发表于 2015-1-23 15:37
什么问题?怎么解决的

时序问题。。。数据存在个别错位。

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以马内利3005|  楼主 | 2015-1-26 23:46 | 显示全部楼层
风魔小象 发表于 2015-1-23 20:34
楼主分享经验啊

不使用always @(posedge BCLK)语法,而是用系统时钟来锁定BCLK的上升沿,拉高某寄存器电平(一个系统时钟周期),每检测到一次上升沿传输一个数据,即可。

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富富嘟嘟| | 2019-11-17 16:50 | 显示全部楼层
以马内利3005 发表于 2015-1-26 23:46
不使用always @(posedge BCLK)语法,而是用系统时钟来锁定BCLK的上升沿,拉高某寄存器电平(一个系统时钟 ...

什么意思呀

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GavinZ| | 2019-11-19 22:06 | 显示全部楼层
时序约束要做。

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以马内利3005|  楼主 | 2021-3-3 16:24 | 显示全部楼层
富富嘟嘟 发表于 2019-11-17 16:50
什么意思呀

毕业后就没弄了,全都忘记了

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以马内利3005|  楼主 | 2021-3-3 16:25 | 显示全部楼层
GavinZ 发表于 2019-11-19 22:06
时序约束要做。

可否详解一下约束方法?感谢。

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GavinZ| | 2021-3-6 09:21 | 显示全部楼层
以马内利3005 发表于 2021-3-3 16:25
可否详解一下约束方法?感谢。

软件手册里都有你要详解的内容。

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