过EMI，这种情况下，时钟线上不串电阻可以吗
源端是晶振，输出时钟目的端是FPGA，时钟脚输入
源端阻抗很小，与目的端阻抗不匹配，通常会在源端串接一个电阻
如果，晶振和FPGA输入管脚很近，布局也很密，不是太好放电阻的情况，如下图所示
这样不串接电阻对过EMI有影响吗。
没事，不过最好注意下晶振的走线，最优的方式放在两个地平面之间的那个层。晶振尽量靠近FPGA dingsujie 发表于 2015-9-28 09:22
没事，不过最好注意下晶振的走线，最优的方式放在两个地平面之间的那个层。晶振尽量靠近FPGA ...
晶振在底层，FPGA在顶层，走线就是从底层打个过孔换到顶层
用示波器量了下，晶振输出有过冲，这些过冲的能量是不是会对外产生辐射，如果串个电阻把它消耗掉是不是要好一些
要么就保持原样
要么就把晶振移远一点，串个电阻，但走线会变长
不知道哪种好？
最好不要通过打过孔的方式，像晶振这种走线一般原则是优先布局优先布线。你的晶振使用的是多少MHZ的，有源还是无源。 dingsujie 发表于 2015-9-28 10:43
最好不要通过打过孔的方式，像晶振这种走线一般原则是优先布局优先布线。你的晶振使用的是多少MHZ的，有源 ...
25M有源
如果像我这样走线很短，可以不串电阻吗
还是把走线加长，串电阻，对EMI要好一些 LIU_XF 发表于 2015-9-28 11:14
25M有源
晶振走线打孔本身就是对EMI 不好的，电阻 都是小事啦 LIU_XF 发表于 2015-9-28 11:14
25M有源
1.晶振换成无源晶振
2.25MHZ的频率较高晶振走线一定不能走过孔。
3.最好将晶振外壳接地（采用包地方式），采用贴片晶振。晶振下面不要走线。
4.晶振通往FPGA的两根线要竟可能的短，0.2mm左右的线宽。尽量这两个线下面不走线实在没办法可以走互相垂直的线。 时钟线也即是Xout的信号线,需要串联一个电阻是设计的考虑,不是为了EMI的问题,是为了保证OSC的正常工作,可以参考有关设计文档. chenxz_123456 发表于 2015-10-26 19:06
时钟线也即是Xout的信号线,需要串联一个电阻是设计的考虑,不是为了EMI的问题,是为了保证OSC的正常工作,可以 ...
你说的是有源晶振吗
有源晶振正常工作，输出不需要串电阻吧
串电阻不是为了抑制晶振输出时钟的过冲吗 输入时钟建议串入磁珠。晶振供电引脚预留电容位置。 串磁珠、RC滤波都预留，拉远一点点问题不大，要注意晶振下方地平面完整性
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