huiyu2018 发表于 2015-11-12 15:54

关于RE问题的请教

各位论坛的大侠：
我现在在做一个四层板，top和bottom层是信号层，中间两层是电源和地。
现在有个疑问：我的板子是支持千兆以太网的，在CPU和PHY之间会有一些data和clock的连接线。并且最高速率是125MHz，走线在top层，没有任何滤波RC来抑制RE。那么问题来了。这样会对RE有影响吗？
我现在的理解是抑制RE有两种方法：把信号层放在中间层，外边的是地和电源；把高频的信号加RC抑制RE。可是现在我们的板子是四层板，并且为了保证信号完整性也没法加RC滤波器。是不是我的理解有误呢？由于对高速信号也理解不深可能说的不正确，希望各位大侠指教！

acute1110 发表于 2015-11-18 09:03

1，信号完整性和RC滤波虽然冲突，但是只要设计余量充足是可以在千兆网络上加RC滤波以减少EMI的RE。
2，高速信号的理解可以去看一本书High speed Pcb and system design   Writer：LEE W.Ritchey。

huiyu2018 发表于 2015-11-26 14:09

acute1110 发表于 2015-11-18 09:03
1，信号完整性和RC滤波虽然冲突，但是只要设计余量充足是可以在千兆网络上加RC滤波以减少EMI的RE。
2，高速 ...

谢谢您的回答，抱歉现在才看到！

lemenade 发表于 2015-12-25 16:45

我觉得你的理解模型可能有问题，你看看信号回路是不是被地平面给阻挡了，当然我对高速信号不太了解，只是从模型上分析。

有妖气 发表于 2015-12-31 17:18

2楼说的很对。

xinshuwei 发表于 2016-2-4 16:54

四层板布线最好是clock，criticaltrace/GND/VCC/信号，clk这样布置，对于EMI防护 信号最好不要换层，高速信号线远离接口 布线复合3W等来约束

fastolf 发表于 2016-2-16 12:23

高于30MHz的信号线，建议放在内层走，Top与bottom走低速信号。

kwiewie1988 发表于 2021-11-30 15:45

1.信号有完整地平面层作为回流；2.网口的时钟重点设计，RE超标大概率是晶振/时钟没处理好；3.晶振的高频回流路径上，不能有高阻抗，如裂缝、大面积VIA等，这是形成共模电流驱动的凶手；4.变压器要选带共模电感，抑制RF共模电流
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