module test3(rst,clk,clkout);
parameter N=3; //计数器的位数 N的最大计数值要大于或等于M
parameter M=5; //要分频的模，取奇数
input rst;
input clk;
output clkout;
reg tempp,tempn;
reg [N-1:0] count;
always @(negedge rst or posedge clk)
if(!rst)
begin
count<=0;
tempp<=0;
end
else
begin
count<=count+1;
if(count==M/2)
tempp<=1;
else if(count==M-1)
begin
tempp<=0;
count<=0;
end
end
always @(negedge rst or negedge clk)
if(!rst)
tempn<=0;
else
tempn<=tempp;
assign clkout=tempp|tempn; endmodule
`timescale 1ns/1ns //testbench
module test3_tp;
reg rst,clk;
wire clkout;
test3 test3_1(rst,clk,clkout);
initial
begin
rst=1'b1;
rst=1;
#20;
rst=0;
#20;
rst=1;
end
always #10 clk=~clk;
endmodule
如果不用testbench， 手动添加 输入信号，功能仿真没问题 现在想用testbench 添加信号，可 输入信号死活出不来？ 所以 请 大哥，大姐，小哥，**，一起看看， 谢谢了、//// |
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楼主
