两路选择器
电路图：https://vlab.ustc.edu.cn/guide/images/verilog/15.pngVerilog代码：https://vlab.ustc.edu.cn/guide/images/verilog/16.png语法说明：模块例化 ：可通过实例化已经设计好的模块来达到重用模块，简化设计的目的。可将一个模块重用多次，在同一模块中，实例化名称（本例中为lsbmux、msbmux）可任意指定，但不能相同，也不能使用verilog中的关键字。本例中列举了verilog语法支持的两种实例化方式，推荐使用第二种方式，虽然代码量增加了一些，但增加了可读性，同时降低了出错的风险。对于第一种模块例化方法，应严格保证实例化模块（lsbmux）中的参数排列顺序与被实例化模块（mux2）的参数排列顺序严格一致。对于第二种方式点后面是被例化模块（mux2）的接口信号，括号内的是实例化模块（msbmux）的接口信号。https://vlab.ustc.edu.cn/guide/images/verilog/17.png位拼接 ：可将一个或多个信号的指定位，拼接成一个新的信号，对于上述表达式，如果y是一12bit的信号，则其各位的值为：a a b b b a 1 0 0 0 1 0下划线 ：数字中间的下划线是为了增加程序可读性，可直接将其忽略。
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