基于FPGA的60秒计时器设计（可扩展成时钟程序）
FPGA即是Field－Programmable Gate Array（现场可编程门阵列）英文的首字母，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。目前以硬件描述语言用得比较多的是Verilog 和 VHDL。下面是我用VHDL写的一些程序。首先是将频率分频，产生1HZ频率，程序如下：
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-- 说明: 分频模块，将标准输入频率分频为1HZ
-- 文件: fenpin.vhd
-- 作者:
-- 日期: 2012/04/09
-- 修改:
-- 软件: Altera QuartusII 9.0
-- 芯片: Altera Cyclone FPGA (EP1C3T144C8)
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; --运算符重载的一个头文件
--实体描述部分
ENTITY fenpin IS
PORT( --端口声明
CLKIN : INSTD_LOGIC;
CLK1HZ : OUT STD_LOGIC
);
END fenpin;
详见链接：
http://bbs.**/BLOG_ARTICLE_3003647.HTM
http://bbs.**/BLOG_ARTICLE_3003646.HTM
http://bbs.**/BLOG_ARTICLE_3003306.HTM 顶 感谢分享，不错啊 不错的资料，谢谢 梅花望青竹 发表于 2013-3-18 13:10 static/image/common/back.gif
不错的资料，谢谢
:) 梅花望青竹 发表于 2013-3-18 13:10 static/image/common/back.gif
不错的资料，谢谢
:)
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