差分信号与逻辑电平
单端信号在单根线上传输，信号线和返回路径会存在一个信号电压；差分信号在差分对上传输，除了各自的单端信号，还有两条信号线存在电压差。信号的传输除了电压差和传输路径，还要约定收/发双方以何种高低电平与结构标准进行信号传输，也就是说，为了保证成功地通信，驱动器和接收器之间必须对逻辑高电平、逻辑低电平的具体值有一致的约定。逻辑电平参数信号逻辑电平是指数字信号电压的高、低电平，在数字逻辑电路中，低电平表示0，高电平表示1。常见的低电平为0~0.25V，高电平为3.3~5V。https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469d9998b.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20图片来源于网络，侵删驱动器：输入高电平VIH：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于VIH时，则认为输入电平为高电平;输入低电平VIL：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于VIL时，则认为输入电平为低电平;接收器：输出高电平VOH：保证逻辑门输出为高电平时的输出电平最小值，逻辑门输出为高电平时的电平值都必须大于此VOH;输出低电平VOL：保证逻辑门输出为低电平时的输出电平最大值，逻辑门输出为低电平时的电平值都必须小于此VOL;除了高低电平，还有阈值电平VT，就是信号翻转时的电平，介于输入高电平和输入低电平之间的电压值。阈值电平只是用来表征数字电路芯片的特性，需要关注的还是输入/输出的高低电平。逻辑电平的相互关系如下：https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469da2f1a.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20逻辑电平的分类逻辑电平的分类有单端电平和差分电平。常见的单端信号逻辑电平为CMOS、TTL、LVCMOS、LVTTL等。常见的差分信号逻辑电平为LVDS、CML、ECL等。差分信号应用越来越广，所以，这里讲差分逻辑电平。使用差分信号线进行数据传输的具体电平有很多种，LVDS只是其中之一。常见的差分信号USB、SATA等，使用的电平标准与LVDS很相似。而HDMI使用TMDS（Time Minimized Differential Signal, 最小化传输差分信号）和DDR3使用SSTL（Stub series terminated logic,短截线串联端接逻辑）这些就和LVDS不一样了。LVDSLVDS（Low-Voltage Differential Signaling ,低电压差分信号）是一种小振幅差分信号技术，采用较低的信号电压幅度(250mV~450mv）传输数据，是一种常见的差分电平标准。该传输标准采用电流模式驱动输出，不会产生振铃和信号切换所带来的尖峰信号，具有良好的EMI特性，同时由于两条信号线周围的电磁场也相互抵消，故差分信号传输比单线信号传输电磁辐射小得多。该传输标准采用恒流源模式，电压幅度低，在保证数据传输率的同时功耗也很低。总得来说，采用这种技术后，只要保证一对平行传输线的长度足够一致，并在接受端提供良好的匹配端接阻抗技术，以减小反射信号的产生，就可以提供非常高的数据传输率。https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469da6271.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20图片来源于网络，侵删上图为LVDS 的工作原理示意图，其驱动器由个恒流源（通常为 3.5mA左右）驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗（几乎不会消耗电流），所以几乎全部的驱动电流将流经 100欧的终端电阻在接收器输入端产生约 350mV的电压。TMDSTMDS(Time Minimized Differential Signal)最小化传输差分信号传输技术，是一种利用2个引脚间电压差来传送信号的技术。传输数据的数值（“0"或者"1”）由两引脚间电压正负极性和大小决定。采用2根线来传输信号，传输原理也是一根线上传输原来的信号，另一根线上传输与原来信号相反的信号。这样接收端就可以通过让一根线上的信号减去另一根线上的信号的方式来屏蔽电磁干扰，从而得到正确的信号。HDMI使用最小跳变差分信号(TMDS)技术，差分信号上拉电压为＋3.3 V，端口阻抗为50欧姆，单端信号为400-600mV，标称为500mV，差分信号的逻辑摆幅 在800-1200mV之间，实际差分电压摆幅可以在150 mV - 1200 mV之间变化，而且偏置电压是由Sink端提供的。常见的HDMI接口是下图的A类(19脚)：https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469da9c6c.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_201~9 （6 pin）:TMDS数据通道，分0~2三组，这些通道传输音频和视频和辅助数据。数据通道之间有屏蔽线，三组TMDS 数据通道，每一个都通过一对屏蔽双绞线承载在电缆中，用于最小化串扰和 EMI 辐射的屏蔽层在电缆的两端接地。SSTLSSTL：Stub Series Termination Logic，短截线串联端接逻辑，最早被定义在多个不同JEDEC标准中：JESD8-8，JESD8-9B，JESD8-15。SSTL电平有不同的电平值，这与DRAM的标准协议相关，一般CPU和DDR颗粒都是默认标准的SSTL电平。SSTL25 I/O标准用于DDR SDRAM存储器接口；SSTL18 I/O标准用于DDR2 SDRAM存储器接口；SSTL15 I/O标准用于DDR3 SDRAM存储器接口；SSTL12支持DDR4 SDRAM存储器接口；以上存储器接口对应的供电电压VDD分别为：2.5V、1.8V、1.5V、1.2V，对应的VREF=VTT分别为1.25V、0.9V、0.75V、0.6V。
供电电压和参考电压的关系源于SSTL结构，如下图：https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469d9baad.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20图片来源于网络，侵删SSTL输入是差分结构，因此输入提供了比较好的电压增益以及稳定的阈值电压，具有更小的输入电压摆幅，和更高的可靠性。SSTL输出结构与单端LVTTL驱动并无差别，通过上下P/N晶体管的轮流导通输出高、低电平。SSTL输出到输入拓扑需要在终端外部上拉至VTT，一般取VDDQ/2，输出阻抗Rs和传输线阻抗Z0相匹配，上拉电阻RT和传输线阻抗Z0相匹配。SSTL基本电路结构https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141805676e469d9bc26.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20图片来源于网络，侵删信号输入高于交流阈值 VIHac，接收器就认为信号的状态发生翻转，即使在传输过程中，有反射造成的振铃或者噪声，但只要输入电平保持在直流阈值 VIHdc 之上，接收器的状态不发生改变，默认为高电平。同样，信号输入低于交流阈值 VILac，接收器就认为信号的状态发生翻转，但只要输入电平保持在直流阈值 VIHdc 之下，接收器的状态不发生改变，默认为低电平。其实可以拓展到DDR3 的push-pull结构，以及DDR4 POD ，还有RON 的数值由来，这些留给后面学习总结。https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141806676e469e47c4e.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141806676e469e3ad94.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20https://eestar-public.oss-cn-shenzhen.aliyuncs.com/article/image/20241227/20241227141806676e469e37525.png?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg==,t_20
逻辑电平通常用于单端信号传输，即使用一条信号线和一条地线来表示信号。 差分传输可以有效减少信号反射和串扰，提高信号传输质量。 差分信号可减少地线干扰，但逻辑电平依赖稳定的共地参考。 逻辑电平用于本地数字电路逻辑处理 逻辑电平是指在数字电路中用来表示二进制“1”和“0”的电压水平。 低电压TTL，电压范围通常为0~3.3V。 由于差分信号的两个互补信号相互抵消外部噪声 常见的逻辑电平标准包括TTL（5V）和CMOS（3.3V）。当差分信号与逻辑电平设备连接时，需确保电平匹配，必要时使用电平转换电路 差分信号和逻辑电平在数字电路和通信系统中各有其优势和应用场景。 高速电流转向逻辑，常用于高速时钟信号。 用单根信号线的绝对电压值表示逻辑状态（如 TTL、CMOS 电平），通常以 GND 为参考。 逻辑电平电路结构简单，易于在集成电路中实现。 需成对布线，增加PCB面积；对线路对称性要求高 TTL和CMOS电平之间的转换可以通过简单的逻辑门或专用的电平转换芯片来实现。 差分信号和逻辑电平是数字电路中两种不同的信号传输与表示方式，分别从信号传输形式和电平逻辑定义的角度影响电路设计。 由于差分信号对共模噪声具有天然抑制能力，因此特别适合电磁干扰（EMI）严重的环境。 数字电路中表示逻辑状态（0/1）的电压范围，如TTL、CMOS等电平标准 在需要高抗干扰能力和长距离传输的场合，差分信号是更好的选择 逻辑电平是指数字电路中表示逻辑状态（0或1）的电压值。不同的逻辑电平标准定义了不同的电压范围来表示逻辑0和逻辑1。