gaochy1126 发表于 2025-9-28 17:30

Verilog：有符号数加法器

一、设计一个电路，实现有符号数加**能。
要求：输入信号opA、opB位宽参数化，且将输入、输出信号各打两拍。
1、设计思路
对于有符号的加法器，分为两个部分进行，操作数位和符号位：
（1）判断两个符号位是否一致，如果符号位一致，那么他们的加和结果是两个操作数相加，加和结果的符号位和操作数的符号位保持相同；
（2）如果两个操作数的符号位不一致，那么加和结果是大的操作数减去较小的操作数，加和结果的符号位和较大的操作数符号位保持一致。
2、RTL代码

https://i0.hdslb.com/bfs/article/b7e52aacada03e270c238108b9dd853c0a5c85bb.png@932w_1160h.webprtl_1
https://i0.hdslb.com/bfs/article/291b6c9e248c4d9ff4aed33743394bb4794ed5b5.png@792w_1174h.webp
rtl_2
https://i0.hdslb.com/bfs/article/3c0e04926d081f70bf7a1b0d6ad05d9d4ba99a0b.png@1192w.webprtl_3二、仿真1、testbench
https://i0.hdslb.com/bfs/article/6981134ca5c0ba46d4136b5d7217b82c430da571.png@978w_906h.webp
tb_1
https://i0.hdslb.com/bfs/article/66764207e683b53c7360e0700e1ff2dfcad8d249.png@438w_892h.webptb_22、仿真波形
https://i0.hdslb.com/bfs/article/1e8d1c46d9bd4819168a926548265c5e86857131.png@1192w.webp
仿真波形3、结果分析
    如仿真波形图所示，sum实现有符号数加法运算功能，opA_2、opB_2实现输出信号打两拍，o_sum实现输出信号打两拍。
    以4bit输入信号为例，当sum在-8—+7的范围内计算时，计算结果均正确；当sum超出范围时溢出，溢出位overflow信号拉高。

louliana 发表于 2025-9-28 19:35

内容还是非常丰富的                                 

jonas222 发表于 2025-9-28 19:35

资料还是相当全面的                                 

everyrobin 发表于 2025-9-28 19:36

谢谢lz分享，很有用                                 

wilhelmina2 发表于 2025-9-28 19:36

非常感谢楼主分享                                 

cashrwood 发表于 2025-9-28 19:37

谢谢你共享的资料!!                                 

mnynt121 发表于 2025-9-28 19:37

非常感谢楼主分享                                 

yeates333 发表于 2025-9-28 19:38

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kmzuaz 发表于 2025-9-28 19:38

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plsbackup 发表于 2025-9-28 19:39

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jimmhu 发表于 2025-9-28 19:39

资料够全的，多谢分享                                 

mattlincoln 发表于 2025-9-28 19:40

应用还是很广泛的                                 
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