hiker000 发表于 2007-4-17 11:08

一个信号有多个驱动怎么解决？

我试着用VHDL描述计数器74LS192。<br />输入：清零端CR，置数端LD，加的clk：CPu，减的clk：CPd。<br />显然优先级：CP〉LD〉CPu，CPd。<br />我用if嵌套来描述的。不过编译时候总是通不过。提示对于定义的信号有多个驱动。<br />请各位大虾指点，碰到这种情况一般怎么解决？？有别的办法能绕过去吗？？

弄月书生 发表于 2007-4-17 11:16

也许我们碰到了相同的问题

mybao 发表于 2007-4-17 19:18

说明你程序写错了

一个信号有多个驱动，本来就是矛盾的。

王紫豪 发表于 2007-4-17 22:17

或一下不久好了？

txmfxf 发表于 2007-4-18 10:29

回复

我也遇到了同样的问题

carl.lee 发表于 2007-4-18 21:46

建议在同一个进程中只对一个信号进行处理。

这样可能有效避免出现多个驱动的错误程序

soso 发表于 2007-4-22 14:23

这就是分辨信号

一个信号有多个驱动源,那么他就是分辨信号<br />有对应的规则的,自己可以去搜索下

yh-dz 发表于 2007-4-22 23:02

还需要加深理解沙～

hiker000 发表于 2007-4-24 10:04

各位能帮我想想办法吗？

被驱动的信号只有一个，是用来计数的。不过由于控制它的比较多，而且有优先级。所以很难在不同的进程中描述。<br />或者谁能帮我写一下74LS192。只要大概的一写，能看清楚怎么驱动用来计数的那个信号就行了。<br />小弟不胜感激。

guolh 发表于 2007-4-24 10:25

使用一个时钟！

加减使用一个时钟，另外一个信号控制加减！
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