liujunlj3 发表于 2008-1-13 13:20

请教在verilog中两个敏感信号的检测

&nbsp;&nbsp;&nbsp;&nbsp;刚学CPLD编程，问的幼稚敬请原谅:)<br />&nbsp;&nbsp;&nbsp;&nbsp;问题如下：<br />&nbsp;&nbsp;&nbsp;&nbsp;在一个时序逻辑电路中，我要用到两个敏感信号，一个要监测时钟信号CLK，要在CLK信号的上升沿锁存数据，该时钟信号频率为8M左右；另一个是HREF信号，要检测该信号的上升沿，该信号的上升沿表明器件可以输出数据。1、在用verilog编程时，我可以这样写吗？<br />always&nbsp;@(posedge&nbsp;CLK)<br />&nbsp;&nbsp;&nbsp;&nbsp;always@(posedege&nbsp;HREF)<br />&nbsp;&nbsp;&nbsp;&nbsp;.....<br />2、我在网上查到有一种方法是可以先保存HREF现在时刻的状态，根据下一时刻的状态来判断HREF的上升沿，但不知怎么实现，请大家指点下，谢谢！

awey 发表于 2008-1-13 13:53

always 好象不能嵌套的

试试这样：<br /><br />always&nbsp;@(posedege&nbsp;HREF)&nbsp;<br />&nbsp;&nbsp;&nbsp;fHREF＝1；&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;//&nbsp;fHREF做标志<br /><br />always&nbsp;@(posedge&nbsp;CLK)<br />&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;……<br />&nbsp;&nbsp;&nbsp;if(HREF)<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;……<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fHREF＝0；<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end<br />&nbsp;&nbsp;&nbsp;end<br />&nbsp;&nbsp;&nbsp;

liujunlj3 发表于 2008-1-13 16:04

re awey

感谢awey，我试试：）

bearpp 发表于 2008-2-20 16:39

简单一点

always&nbsp;@(posedge&nbsp;clk)<br />&nbsp;&nbsp;if(HREF)<br />&nbsp;&nbsp;&nbsp;&nbsp;reg&nbsp;&lt=&nbsp;datain;<br />

chanh 发表于 2008-2-21 14:09

楼上的办法比较符合习惯：）

页: [1]
查看完整版本: 请教在verilog中两个敏感信号的检测