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lbr_gao 发表于 2014-8-7 15:07

阻抗匹配的问题

芯片某PIN输入阻抗为高阻，前端网络匹配50欧姆，请问靠近芯片的地方还需要做终端端接电阻来做阻抗匹配吗？

lbr_gao 发表于 2014-8-7 15:17

如果不做阻抗匹配，那么信号不是就全被pin吸收了吗，怎么会有反射？

chunyang 发表于 2014-8-7 16:45

这要看是什么具体电路和信号特性了。

chunyang 发表于 2014-8-7 16:47

lbr_gao 发表于 2014-8-7 15:17 static/image/common/back.gif
如果不做阻抗匹配，那么信号不是就全被pin吸收了吗，怎么会有反射？

如果pin是高阻的，理想情况下其对信号的吸收率为0，你理解错了概念。现实中，高阻IO对信号的吸收率不可能为0，但也是极小的数值。反射与否跟IO无关，而是由信号频率和传输电路的参数共同决定。

lbr_gao 发表于 2014-8-7 17:24

chunyang 发表于 2014-8-7 16:47 static/image/common/back.gif
如果pin是高阻的，理想情况下其对信号的吸收率为0，你理解错了概念。现实中，高阻IO对信号的吸收率不可能 ...

谢谢回答，那假如说sin波在进入芯片之前一直走的50欧姆的阻抗，信号且完整，那么进入芯片的引脚时，信号会被反射吗？我关心的就是这个sin信号能否完整进入pin脚，略微有反射是情理之中可以接受的。

lbr_gao 发表于 2014-8-7 17:24

chunyang 发表于 2014-8-7 16:47 static/image/common/back.gif
如果pin是高阻的，理想情况下其对信号的吸收率为0，你理解错了概念。现实中，高阻IO对信号的吸收率不可能 ...

假定芯片的输入电阻为20k欧

chunyang 发表于 2014-8-7 21:27

lbr_gao 发表于 2014-8-7 17:24 static/image/common/back.gif
谢谢回答，那假如说sin波在进入芯片之前一直走的50欧姆的阻抗，信号且完整，那么进入芯片的引脚时，信号 ...

都说了，那是无关量，反射是传输线路端点所致，不是IO所致。

chunyang 发表于 2014-8-7 21:29

lbr_gao 发表于 2014-8-7 17:24 static/image/common/back.gif
假定芯片的输入电阻为20k欧

那么根据这个假定就可以算出吸收率，与50欧比，还是很小。另外，20K的输入阻抗不能认为是高阻，200K都不能，高阻输入的阻抗都是M欧级。

lbr_gao 发表于 2014-8-7 23:35

chunyang 发表于 2014-8-7 21:29 static/image/common/back.gif
那么根据这个假定就可以算出吸收率，与50欧比，还是很小。另外，20K的输入阻抗不能认为是高阻，200K都不 ...

谢谢 也就是说信号的反射和IO无关 只是IO之前走线的原因
那我有见到过并联端接匹配的 靠近芯片处增加一个并联对地的电阻
此举是否是补偿信号线阻抗不连续？我的理解并联对地，那不是信号就通过电阻进入地了吗？那芯片还怎么接受信号？
问的比较小白，还望耐心解答！谢谢！

chunyang 发表于 2014-8-8 00:05

lbr_gao 发表于 2014-8-7 23:35 static/image/common/back.gif
谢谢 也就是说信号的反射和IO无关 只是IO之前走线的原因
那我有见到过并联端接匹配的 靠近芯片处增加一 ...

并联匹配电阻的阻值不是0，当然不会把信号旁路掉，而是防止信号在线路端口发生反射，这样反而提高了信号的信噪比。

bookartang 发表于 2014-8-8 08:47

春阳老师所指的信号特性是指信号频率而言吗？

chen_jhhb 发表于 2014-8-8 08:54

这个和信号的频率、传输距离有关

taoest 发表于 2014-8-8 12:22

需要用50欧电阻做匹配。否则传输线就会像断开一样，产生100%回波。

gx_huang 发表于 2014-8-8 13:26

taoest 发表于 2014-8-8 12:22 static/image/common/back.gif
需要用50欧电阻做匹配。否则传输线就会像断开一样，产生100%回波。

你这个方法，只是解决了传输线的阻抗匹配问题，并没有解决信号的传输效率。
一般芯片的高阻输入，阻抗特性是一个高阻的电阻和一个小电容的并联。
为了实现阻抗匹配，只能用LC网络实现。
任何阻抗匹配，如果用电阻，只会消耗能量。

lbr_gao 发表于 2014-8-8 14:47

gx_huang 发表于 2014-8-8 13:26 static/image/common/back.gif
你这个方法，只是解决了传输线的阻抗匹配问题，并没有解决信号的传输效率。
一般芯片的高阻输入，阻抗特 ...

您的回答解决了我的一些困扰，非常感谢。
正如您所说 假定传输线阻抗为Z0=R0+j0=R0，芯片阻抗特性 为 Z1=R1+jX1 欧姆
通过LC网络进行匹配 靠近芯片端的阻抗（由LC网络以及芯片内Z1构成）Z2满足什么条件时，信号传输效率可以最高效？

gx_huang 发表于 2014-8-8 15:06

lbr_gao 发表于 2014-8-8 14:47 static/image/common/back.gif
您的回答解决了我的一些困扰，非常感谢。
正如您所说 假定传输线阻抗为Z0=R0+j0=R0，芯片阻抗特性 为 Z1= ...

其实就是从匹配LC处往管脚看，总的阻抗是阻性，且等于50。
如果要懂，最好看看RF、微波的教科书。
实际计算过程比较复杂，最好用仿真工具计算。
当然，也可以手工计算，无非是器件的串联并联等效转换。

lbr_gao 发表于 2014-8-8 15:13

gx_huang 发表于 2014-8-8 15:06 static/image/common/back.gif
其实就是从匹配LC处往管脚看，总的阻抗是阻性，且等于50。
如果要懂，最好看看RF、微波的教科书。
实际计 ...

明白了！
谢谢不吝赐教！

lbr_gao 发表于 2014-8-8 15:13

感谢各位的回复！

RF-7 发表于 2014-8-9 10:27

高阻拉到50欧比较简单的办法是先并后串，如需要带代低通效应，先并电容后串电感。不懂计算的话可以用ADS的插件来计算，也可到网上下个smith软件，如需要考滤宽带、低Q值的话就得上多几个元件。

Kopapril 发表于 2014-8-13 11:26

MARK

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