28027手册里的一段话请教
我看TMS320F28027的手册，看到这么一段话。见附件。
我先试着翻译一下这段话：
当使用VREG(内部电压调节器)时，在上电时，GPIO19，34，35，36，37，38可能有点小问题。
如果在应用中这是不能接受的，可以在外部供1.8V电。当使用1.8V供电时，不存在上电顺序的问题。
如果IO管脚的电平转换输出缓冲器的3.3V晶体管比1.9V晶体管先上电，有可能因为输出缓冲器打开，
在上电期间在IO口上引起一些小问题。为了避免这种情况，VDD腿上电先于或者和VDDIO同时，必须确保VDD腿先于VDDIO腿到达0.7V。 我不太懂这段话的意思。我关心的是，如果我使能VREG，那么如果上述几个腿有小问题，这种小问题会影响什么？上电时有小问题，上电过后是不是就没问题了呢？我看GPIO35，36，37，38连JTAG得TDI、TMS、TDO、TCK，那会不会对连接仿真器造成影响呢？请高手指教，谢谢！ 高手支招啊！ 你们现在都是用库吗？ 新手请教 28027没什么库吧，例程倒是有。 图片上部分介绍一些IO的状态 当使用VREF时 可能与上面的介绍有些出入 http://www.ti.com.cn/cn/lit/ds/symlink/tms320f28054.pdf
有时间的仔细看看了 wangch_sh 发表于 2014-11-13 16:15 static/image/common/back.gif
我不太懂这段话的意思。我关心的是，如果我使能VREG，那么如果上述几个腿有小问题，这种小问题会影响什么？ ...
glitch应该是说IO脚上可能有电平突变，比如本来希望是0电平，突然变为1再变回0，如果对电平的稳定性要求比较高，那这种突变就不可接受。上电之后应该就没问题了。至于对JTAG我觉得可能有影响，但上电稳定之后应该没影响，你可以试试。 谢谢！我还是不太放心，万一做出板子来，连不上仿真器，板子就废了。 wangch_sh 发表于 2014-11-14 08:23 static/image/common/back.gif
谢谢！我还是不太放心，万一做出板子来，连不上仿真器，板子就废了。
不会，连接仿真器和此IO上电异常不会有直接关系，这在于仿真器可以发送指令软复位，而复位时机往往不是上电时——一边开电，一边点仿真，这姿势难度略高。
上电的异常IO状态可能会对劣质仿真器有影响，假如仿真器没加Buffer的话。 谢谢！我试试吧。
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