新手园地

本版专家: NE5532, 木野臻, jjjyufan, dirtwillfly, gujiamao12345, yueguang3048

今日: 9|主题: 33075|帖子: 128693 收藏 (403)

1 ... 256 257 258 259260261 262 263 ... 827 / 827 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


DFT 产生的RTL test logic 的综合问题 TEST RTL 冰糖炖雪梨 2018-9-10 16:48 0 283
capture-DR这个状态，capture什么数据 CAPTURE 白鹭hu 2018-9-10 16:46 0 164
block wrapper 起什么作用？ App ck Chip 香菇选手 2018-9-10 16:44 0 242
DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？ CAN Order pattern 一片混沌 2018-9-10 16:42 0 416
同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后时钟触发没名字的人 2018-9-10 16:40 0 314
哪些寄存器是不需要上chain呢？为什么不需要上chain？ AI des 第8号打板工 2018-9-10 16:38 0 227
DFT: OCC 插入 ck code 社畜一枚 2018-9-10 16:36 0 509
hierarchical atpg scan CAN ATPG hierarchical 棋王高手 2018-9-10 16:34 0 334
跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？ CAN function Pulse 电子学长 2018-9-10 16:32 0 276
异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？异步异步时钟时钟白板就是这个 2018-9-10 16:30 0 237
为什么一般先修setup后修hold setup se ST 白板就是这个 2018-9-10 16:28 0 253
virtual clock 作用 Virtual ck se 丑帅丑帅的 2018-9-10 16:26 0 361
lab里面提到的clock port在design中不存在 Design ck Lab 白板就是这个 2018-9-10 16:24 0 201
source ./flow/design.sdc Design source sd 那个叫黑的人 2018-9-10 16:22 0 257
STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗 route Wire 电路肉坨坨 2018-9-10 16:20 0 344
nom_process代表什么 PROCESS ce 第三章 2018-9-10 16:18 0 172
请问老师，如何理解环状链表张さん 2018-9-10 16:16 0 133
请问fork join做超时检测要怎么写 FOR 触发进程向日葵的武士 2018-9-10 16:14 0 196
为什么关联数组不能用for遍历，只能用foreach FOR AC 求关注啊 2018-9-10 16:12 0 103
不同initial块相互是同步的吗 initial TI ni 第8号打板工 2018-9-10 16:10 0 384
请问要实现手动输入一个数给变量赋值需要什么样的语句 Display ISP ISPlay 小小的人呀 2018-9-10 16:08 0 222
能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置仿真环境搭建仿真环境无幻 2018-9-10 16:06 0 278
请问warning中fram lib_cell的pg_type属性如何查看 warning FRAM ce 香菇选手 2018-9-10 16:04 0 356
为什么在route的时候设worst scenario？ ST ce route 张さん 2018-9-10 16:02 0 230
在本实验使用的工艺上，min area是soft的约束吗？ area foundry INA スモモ 2018-9-10 16:00 0 418
skew的约束跨gen clock吗？ Gen ge ck roucun 2018-9-10 15:58 0 174
为何从dff出来接到clk sel的不能设case value？ se ev 一片混沌 2018-9-10 15:56 0 189
没有正确识别clock gating cell的问题 TI Gating ck 石头张 2018-9-10 15:54 0 254
place前为何要设哪些层需要extract？ ce AC ACER 社畜一枚 2018-9-10 15:52 0 409
place时的clock uncertainty和期望skew有关吗？ ck ce AI 大碴子味 2018-9-10 15:50 0 153
max fan out的值是看经验吗？ AN des Design 丑帅丑帅的 2018-9-10 15:48 0 207
pin density 对看congestion有帮助吗？ ICC density TI ST 菊江先生 2018-9-10 15:46 0 281
power switch的high fanout Power switch AN 白鹭hu 2018-9-10 15:44 0 273
把ao buffer dont_use的原因? buffer se 菊江先生 2018-9-10 15:42 0 189
为何IO上的timing优化不如内部重要？ Timing TI IO 向日葵的武士 2018-9-10 15:40 0 159
"is_clock_used_as_clock" attribute含义 se ck TE スモモ 2018-9-10 15:38 0 564
terminal位置 terminal pad AD 向日葵的武士 2018-9-10 15:36 0 283
upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？ ADC Network Power 白闻不如怡见 2018-9-10 15:34 0 411
为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？ connection Power supply 喷水壶 2018-9-10 15:32 0 540
hard blockage铺pg rail的原因 ge ck AI 丑帅丑帅的 2018-9-10 15:30 0 127