今日: 2|主题: 14265|帖子: 104562 收藏 (180)
FPGA时序收敛设计技巧 agree
2011-12-26 23:32 18 3280
夏宇闻老师谈FPGA学习整理  ...2
2011-12-26 23:31 37 4996
新人请教关于T触发器的问题~~~
2011-12-26 13:12 0 2144
在FPGA设计环境中加时序约束的技巧
2011-12-26 13:07 7 2074
【资料下载】赛灵思28nm7系fpga集成了模拟功能大家就方便了 attachment
2011-12-26 10:58 1 2451
【领奖】周年活动奖品发放已截止  ...2
2011-12-25 16:12 20 4130
求教,ISE怎么例化子模块
2011-12-25 16:00 12 6259
fpga 语句执行时间?fpga与cpu的关系?
2011-12-24 00:56 5 4467
[modelsim] Virtex-6 FPGA
2011-12-23 22:53 0 2077
verilog中的井号
2011-12-23 19:05 13 10619
FPGA控制SRAM读写问题
2011-12-23 10:51 1 2230
请教CPLD仿真问题
2011-12-23 09:45 2 1973
MIG设计DDR2控制器请教
2011-12-22 23:58 3 3357
请推荐FPGA的书籍
2011-12-22 15:59 0 2176
[CPLD] Spartan-3 开发板原理图 attachment  ...2
2011-12-22 13:08 23 4840
altera中文论坛上线啦!!
2011-12-22 10:37 0 1871
altera中文论坛上线啦!!
2011-12-22 10:36 0 1799
[matlab] memory ip的生成
2011-12-21 23:54 7 2387
求JPEG相关的HDL参考设计 attachment
2011-12-21 23:52 4 1411
基于赛灵思spartan-3 的CCD的硬件驱动电路设计
2011-12-21 15:55 10 3197
ARM主控+FPGA~可以扩展IIC接口的位数么 attachment
2011-12-21 12:42 2 2995
cpld硬件问题
2011-12-21 12:26 4 2433
有关FPGA驱动过LCD的不解
2011-12-21 11:42 19 3257
初学verilog,前辈推荐几本好书。
2011-12-21 11:15 2 2051
ISE10中输入汉字注释,关闭再打开变成乱码,求解决方法?
2011-12-21 01:00 4 3341
请问FPGA实现顺序语句的机制是什么呢?
2011-12-20 21:06 13 4108
ISE实现各流程对应IC前端还是后端?
2011-12-20 20:46 1 2488
[matlab] 请教如何在Project Navigator中加载bootloop  ...2
2011-12-20 20:45 21 5352
赛灵思推出XPE便携版,随时评估FPGA的系统功耗 attach_img
2011-12-20 12:20 19 4501
12月23日西安-FPGA最新课程技术研讨会
2011-12-19 21:24 10 3100
FPGA与TS201 link接口 attachment
2011-12-19 21:22 17 3735
有个人在FPGA/CPLD模块发了一个问题 转载到这里
2011-12-19 19:24 4 2125
同步FIFO 为何我用的ram很大 却仍然接收不对?
2011-12-19 15:23 3 2313
如何用FPGA快速构建高性能医疗成像系统原型?
2011-12-19 14:05 5 2344
由DCM产生一个分频时钟和原时钟一起用,算是多时钟域吗?
2011-12-19 10:20 2 2853
基于FPGA的微型数字存储系统设计
2011-12-18 22:11 4 2421
clock_dedicated_route?
2011-12-18 21:58 13 12883
[FPGA] 买开发板需要带外接并行flash的吗
2011-12-18 21:58 3 3440
13.1生成的bit流能用13.3ISE版本的chipscope加载吗
2011-12-18 21:54 4 2234
autoesl
2011-12-18 21:51 1 2287
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