今日: 3|主题: 14198|帖子: 104284 收藏 (179)
[FPGA] FPGA是用Nios ii嵌入式好还是直接用verilog编写好?
2017-6-5 19:58 6 4783
[FPGA] (XILINX)赛灵思的产品
2017-6-5 16:02 0 876
[FPGA] 广州用altera的工程师请进!急急急! 新人帖
2017-6-5 10:51 0 853
[FPGA] 利用核心板做点基础实验 attach_img
2017-6-5 08:17 1 877
[verilog] Verilog不能合成MOS开关门原语 attach_img
2017-6-3 15:59 0 1125
[FPGA] 新人来报道, 新人帖
2017-6-2 08:31 0 539
[verilog] FPGA与ADC通过SPI通信的代码问题 attach_img
2017-5-31 15:58 1 2096
[FPGA] FPGA笔记一千篇第5篇-------XPS IP封装名字
2017-5-31 14:45 10 1489
[FPGA] 93C46,E2PROM控制器设计
2017-5-31 14:02 0 1050
[FPGA] IIC协议中读时序为什么会有两个START 新人帖 attach_img
2017-5-30 14:23 2 1686
[FPGA] xilinx fpga生成NGC文件的问题 attach_img
2017-5-29 23:07 3 2627
[FPGA] FPGA笔记一千篇Xilinx SDK编译出现undeference to "outbyte"错误的解... attach_img
2017-5-27 16:36 0 1158
[FPGA] Libero安装问题
2017-5-27 16:17 1 1705
[FPGA] 之前说的FPGA笔记一千篇,我想换种方式公开!
2017-5-27 10:27 2 982
[FPGA] 4K图像处理技术之FPGA处理流程(1)
2017-5-24 14:18 2 1318
[FPGA] 分享海量FPGA设计技巧学习资料
2017-5-24 11:12 8 1679
testbench设置的问题 attach_img
2017-5-22 22:37 5 1923
[FPGA] 关于千兆以太网,UDP传输漏包的问题 attach_img
2017-5-21 21:52 8 1710
[FPGA] fpga应用篇(二):边沿检测 attach_img
2017-5-21 13:16 3 1090
PlanAhead有没有单独发行过?
2017-5-21 12:43 0 498
[FPGA] hdmi接收和发送部分调试
2017-5-19 09:12 1 1110
[Quartus] 新人自学,刚接触 新人帖
2017-5-18 14:14 1 924
[FPGA] 调用quartus的fir ip 核在生成的那一步卡着是怎么回事 attach_img
2017-5-18 10:18 5 1962
[FPGA] AURORA_8b10b核中RX_SRC_RDY_N信号 attach_img
2017-5-17 16:53 0 700
[FPGA] 例说FPGA连载101:双摄像头图像采集之板级调试 attach_img
2017-5-16 21:20 0 1137
[FPGA] 问一下,加法器的问题 新人帖
2017-5-16 15:03 0 595
[FPGA] FPGA作为主设备通过SRIO向DSP传输数据
2017-5-16 11:36 1 1070
[FPGA] Actel libero ide V9.1 如何获取icense? 新人帖
2017-5-16 10:16 0 1858
[CPLD] CPLD 下降沿触发信号 attach_img
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[CPLD] CPLD模块输出自定义
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[FPGA] ubuntu下安装jdk 新人帖
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[FPGA] FPGA设计技巧之常用模块划分 attachment
2017-5-15 17:26 0 790
[Quartus] 求助!关于iir滤波器FPGA实现的问题 新人帖 attach_img
2017-5-13 23:05 1 1000
新做的FPGA+AD9744板,AD9744始终没有调通,请高手帮忙分析下 attachment
2017-5-13 14:37 1 3294
[FPGA] ChipScope对逻辑运算结果有影响
2017-5-12 23:46 0 974
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[FPGA] 基于ALTERA实现的DDS信号发生器设计 attachment
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[FPGA] 明德扬分享 BCD译码的实现_移位加3算法
2017-5-11 16:50 0 715
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